半导体器件及编程失败单元的制作方法
【专利说明】半导体器件及编程失败单元
[0001]相关申请的交叉引用
[0002]本申请要求2013年11月22日提交的申请号为10-2013-0143163的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
[0003]各种实施例总体而言涉及一种半导体器件及其操作方法，更具体而言，涉及一种能够存储数据的半导体器件。
【背景技术】
[0004]在编程操作中在数据被存储在存储器单元中之后，可以执行验证操作以便确认数据是否被正常存储。快闪存储器单元的阈值电压在编程操作期间可能增大。另外，在验证操作期间可以判断快闪存储器单元的阈值电压是否已经增大到目标电平。
[0005]在验证操作之后，存储器单元可以被分成编程通过单元和编程失败单元，在编程通过单元中数据被正常存储，在编程失败单元中数据被异常存储。编程通过单元可以指其阈值电压至少增大到目标电平的存储器单元。编程失败单元指的是其阈值电压小于目标电平的存储器单元。
[0006]由于编程操作的结果值会随着编程失败单元位于何处而变化，可能减小半导体存储器的数据储存速度和可靠性。
【发明内容】
[0007]根据本发明实施例的半导体器件可以包括存储块，存储块包括被配置成形成偶数页面的偶数存储器单元和被配置成形成奇数页面的奇数存储器单元。半导体器件还包括操作电路，操作电路被配置成对偶数存储器单元和奇数存储器单元执行编程操作。第一验证操作可以分别验证偶数存储器单元和奇数存储器单元。第二验证操作可以同时验证偶数存储器单元和奇数存储器单元。操作电路可以被配置成响应于验证结果值而根据相邻编程失败单元的数目来选择性地执行第一验证操作和第二验证操作。
[0008]在本发明的一个实施例中，一种存储器系统包括存储器件和电耦接到存储器件的控制器。存储器件包括操作电路，操作电路被配置成执行第一验证操作以验证偶数存储器单元和奇数存储器单元。操作电路还执行第二验证操作用以验证偶数存储器单元和奇数存储器单元。操作电路响应于相邻编程失败单元的数目来执行第一验证操作和第二验证操作。
【附图说明】
[0009]图1是示出根据本发明实施例的半导体器件的框图；
[0010]图2是示出图1所示的存储器阵列的电路图；
[0011]图3是示出图1所示的读取/写入电路的电路图；
[0012]图4是示出图1所示的通过/失败检查电路的框图；
[0013]图5是示出根据本发明实施例的半导体器件的操作的流程图；
[0014]图6是示出根据本发明实施例的半导体器件的操作的示图；
[0015]图7是示出根据本发明实施例的存储系统的示意性框图；
[0016]图8是示出根据本发明实施例的执行编程操作的熔断式存储器件或熔断式存储系统的示意性框图；以及
[0017]图9是包括根据本发明实施例的快闪存储器件的计算系统的示意性框图。
【具体实施方式】
[0018]各个实施例涉及能够提高操作特性和可靠性的半导体存储器件及其操作方法。在下文中，将参照附图详细地描述本发明的各种示例性实施例。提供附图以使本领域的技术人员能够理解本发明实施例的范围。然而，本发明可以以不同形式实施，且不应局限于本文描述的实施例。相反，提供这些实施例使得本公开充分和完整，且向本领域技术人员充分表达本发明的范围。
[0019]参见图1，示出了半导体存储器件的电路图。半导体存储器件可以包括存储器阵列110和操作电路120至170。
[0020]存储器阵列110可以包括多个存储块I1MB。
[0021]图2是图1所示的存储器阵列的视图。
[0022]参见图2，描述了存储块110MB的结构。每个存储块110MB可以包括电耦接在位线BLe和Blo与公共源极线SL之间的多个存储串ST。更具体来说，每个存储串ST可以电耦接到位线BLe和Blo中相应的一个且公共地电耦接到公共源极线SL。每个存储串ST可以包括源极选择晶体管SST，所述源极选择晶体管SST包括电耦接到公共源极线SL的源极。存储串ST还可以包括串联电耦接到多个存储单元Ce的单元串。另外，存储串ST可以包括漏极选择晶体管DST，漏极选择晶体管DST包括电耦接到位线BLe的漏极。被包括在单元串中的存储器单元Ce可以串联电耦接在选择晶体管SST和DST之间。源极选择晶体管SST的栅极可以电耦接到源极选择线SSL。存储器单元Ce的栅极可以分别电耦接到字线WLO至WLn。漏极选择晶体管DST的栅极可以电耦接到漏极选择线DSL。
[0023]漏极选择晶体管DST可以控制单元串和位线之间的连接或断开。源极选择晶体管SST可以控制单元串和公共源极线SL之间的连接或断开。
[0024]在与非(NAND)快闪存储器件中，被包括在存储器单元块中的存储器单元可以被分成物理页面单元或逻辑页面单元。例如，电耦接到单个字线(例如字线WL0)的存储器单元Ce和Co可以形成单个物理页面PAGE。另外，电耦接到字线例如WLO的偶数存储器单元Ce可以形成单个偶数物理页面PAGE。此外，奇数存储器单元Co可以形成单个奇数物理页面。这种页面(或者偶数页面和奇数页面)可以是用于编程操作或读取操作的基本单位。
[0025]再次参见图1，操作电路120至170可以对电耦接至选中的字线(例如字线WL0)的存储器单元Ce和Co执行编程循环、擦除循环和读取操作。编程循环可以包括编程操作和验证操作。擦除循环可以包括擦除操作和验证操作。在编程操作后执行的验证操作可以被分成第一验证操作和第二验证操作。第一验证操作可以是偶数单元和奇数单元被分别验证的操作。第二验证操作可以是偶数单元和奇数单元同时验证的操作。为了执行编程循环、擦除循环和读取操作，操作电路120至170可以选择性地输出操作电压。操作电压可以由Verase、Vpgm、Vread、Vpass、Vdsl、Vssl和Vsl来表示。此外，操作电压可以被选择性地输出至公共源极线SL和本地线SSL、WLO至WLn以及选中的存储块的DSL。操作电路120至170还可以控制位线Ble和Blo的预充电/放电或感测位线Ble和Blo的电流。
[0026]在NAND快闪存储器件中，操作电路可以包括控制电路120、电压供给电路130、读取/写入电路140、列选择电路150、输入/输出电路160和通过/失败检查电路170。
[0027]控制电路120可以输出用于控制电压供给电路130的电压控制信号V_C0NTR0Ls，以产生处于期望电平的操作电压Verase、Vpgm、Vread、Vpass、Vdsl、Vssl和Vsl。控制电路120可以控制电压供给电路130，使得可以响应于命令信号CMD来执行编程循环、擦除循环和读取操作。命令信号CMD可以通过输入/输出电路160从外部输入。另外，控制电路120可以输出用于控制包括在读取/写入电路140中的电路PB的控制信号PB_C0NTR0Ls，来执行编程循环、擦除循环和读取操作。另外，当地址信号ADD被输入到控制电路120时，控制电路120可以输出列地址信号CADD和行地址信号RADD。
[0028]控制电路120可以输出检查控制信号CHK_C0NTR0Ls至通过/失败检查电路170以选择通过/失败检查方法。
[0029]电压供给电路130可以产生存储器单元的编程循环、擦除循环和读取操作所必需的操作电压Verase、Vpgm、Vread、Vpass、Vdsl、Vssl和Vsl。电压供给电路130可以响应于控制电路120的电压控制信号V_C0NTR0Ls来产生操作电压。电压供给电路还可以响应于控制电路120的行地址信号RADD来输出操作电压至公共源极线SL和选中的存储块的本地线 SSL、WLO 至 WLn 和 DSL。
[0030]电压供给电路130可以包括电压发生器131和行解码器133。电压发生器131可以响应于控制电路120的电压控制信号V_C0NTR0Ls来产生操作电压Verase、Vpgm、Vread、Vpass、Vdsl、Vssl和Vsl。行解码器133可以将操作电压传送至公共源极线SL和存储块110MB当中选中的存储块的本地线SSL、WL0至WLn和DSL。而且，行解码器可以响应于控制电路120的行地址信号RADD来传送操作电压。
[0031]电压供给电路130可以响应于控制电路120的电压控制信号V_C0NTR0Ls来输出和改变操作电压 Verase、Vpgm、Vread、Vpass、Vdsl、Vssl 和 Vsl。
[0032]读取/写入电路140可以包括通过位线Ble和Blo电耦接到存储器阵列110的多个页面缓冲器P