非易失性半导体存储装置及存储系统的制作方法
【技术领域】
[0001]本实施方式涉及非易失性半导体存储装置及存储系统。
【背景技术】
[0002]近年来，开发出层叠有存储单元的层叠型的半导体存储器(BiCS:Bit CostScalable Flash Memory,位成本可扩展闪存)。该BiCS能够以低成本实现大容量的半导体存储器。
【发明内容】
[0003]本实施方式提供:具备尺寸不同的块的非易失性半导体存储装置及存储系统。
[0004]根据实施方式涉及的非易失性半导体存储装置，具备存储单元阵列和周边电路，其中，所述存储单元阵列包括层叠于半导体基板的多个存储单元，具备第I块和第2块，所述第I块包括多个存储串，所述存储串包括η个存储单元，其中，η为自然数，所述第2块能保持的数据量与所述第I块不同且包括多个所述存储串，所述周边电路对所述存储单元阵列进行控制；与连接于所述第I块内的存储单元的沿第I方向延伸的第I字线连接的、且沿与所述第I方向不同的第2方向延伸的所述η条第I信号布线，配置于所述第I块；与连接于所述第2块内的存储单元的沿所述第I方向延伸的第2字线组连接的、且沿所述第2方向延伸的m条第2信号布线，配置于所述第2块，其中，η > m，m为自然数。
【附图说明】
[0005]图1是第I实施方式涉及的存储系统的整体构成图。
[0006]图2是第I实施方式涉及的块的概念图。
[0007]图3是表示第I实施方式涉及的块的详情的俯视图。
[0008]图4是表示第I实施方式涉及的存储单元的阈值分布的概念图，图4 Ca)是设置于块BLKO的存储单元的阈值分布，图4 (b)是设置于块BLKl的存储单元的阈值分布。
[0009]图5是第I实施方式涉及的存储控制器的工作，图5 Ca)是表示存储系统起动时的工作的流程图，图5 (b)是读出工作时的流程图。
[0010]图6A是第I实施方式涉及的存储单元阵列的剖视图，是将读出电压供给于字线的概念图。
[0011]图6B是第I实施方式涉及的存储单元阵列的剖视图，是将读出电压供给于字线的概念图。
[0012]图6C是第I实施方式涉及的存储单元阵列的剖视图，是将读出电压供给于字线的概念图。
[0013]图6D是第I实施方式涉及的存储单元阵列的剖视图，是将读出电压供给于字线的概念图。
[0014]图6E是第I实施方式涉及的存储单元阵列的剖视图，是将读出电压供给于字线的概念图。
[0015]图6F是第I实施方式涉及的存储单元阵列的剖视图，是将读出电压供给于字线的概念图。
[0016]图6G是第I实施方式涉及的存储单元阵列的剖视图，是将读出电压供给于字线的概念图。
[0017]图7A是表示第I实施方式涉及的读出工作时的从存储控制器3传送的各信号的定时图。
[0018]图7B是表示第I实施方式涉及的读出工作时的供给于字线等的电压的定时图。
[0019]图8是第2实施方式涉及的块的俯视图，是将该块用作ROM FUSE时的概念图。
[0020]图9是将第2实施方式涉及的块用作ROM FUSE时的概念图。
[0021]图10是第3实施方式涉及的存储单元阵列，图10 Ca)是俯视图，图10 (b)是沿着图10Ca)的10 —10’剖面的剖视图。
[0022]图11是第3实施方式的变形例涉及的存储单元阵列，图11 Ca)是俯视图，图11(b)是沿着图11 Ca)的11 一 11’剖面的剖视图。
[0023]图12是第4实施方式涉及的存储单元阵列的俯视图。
[0024]符号说明
[0025]1...半导体装置，2...非易失性半导体存储装置，3...存储控制器，4...主机设备,20...周边电路
【具体实施方式】
[0026]本实施方式涉及的非易失性半导体存储装置采用层叠有半导体存储器的结构。为了在该非易失性半导体装置中使数据保持特性提高，通过对干扰的影响进行抑制，并且根据需要使用优良的存储单元MC，使可靠性提高。
[0027]作为其方法之一采用下述结构:根据需要，不使用容易产生块BLK内的不良的半导体存储器。因此，将尺寸大小不同的块形成于存储单元阵列内。
[0028]第I实施方式
[0029]利用图1关于第I实施方式进行说明。图1是表示第I实施方式涉及的半导体装置I和主机(host)设备4的整体的概念图。半导体装置I具备非易失性半导体存储装置2及存储控制器3。
[0030]1.整体构成例
[0031]如示于图1地，第I实施方式中的存储控制器3 (控制电路)对非易失性半导体存储装置2进行控制。
[0032]具体地，存储控制器3对于非易失性半导体存储装置2执行写入工作、读出工作及删除工作等。
[0033]并且在该写入工作、读出工作时，存储控制器3与非易失性半导体存储装置2进行数据的发送接收。
[0034]作为包括该非易失性半导体存储装置2及存储控制器3的半导体装置I之一例，可举出SDTM卡和/或SSD等。
[0035]并且，该半导体装置I可以与外部的主机设备4连接，以该半导体装置I和主机设备4构成存储系统5。半导体装置I按照通过该主机设备4进行的控制而工作。
[0036]1.1 (非易失性半导体存储装置2)
[0037]非易失性半导体存储装置2包括存储单元阵列21 (附图中，例如为面(plane)O?面3)及能对其进行控制的周边电路20。这些存储单元阵列21和周边电路20通过接触插头和/或信号布线电连接。
[0038]1.1.1 (关于面O?面3)
[0039]面O?面3内的各自具备多个能保持数据的存储单元MC。该存储单元MC朝向半导体基板的法线方向而形成。即，面O?面3的各自采取层叠型的结构。
[0040]关于存储单元阵列21的构成，例如记载于称为“三维层叠非易失性半导体存储器”的在2009年3月19日申请的美国专利申请12 / 407，403号中。并且，记载于称为“三维层叠非易失性半导体存储器”的在2009年3月18日申请的美国专利申请12 / 406,524号、称为“非易失性半导体存储装置及其制造方法”的在2010年3月25日申请的美国专利申请12 / 679，991号、称为“半导体存储器及其制造方法”的在2009年3月23日申请的美国专利申请12 / 532，030号中。这些专利申请其整体在本申请说明书中通过参照而引用。
[0041]2.1.1 (关于俯视图)
[0042]接下来利用图2，例如示出面O的俯视图(顶面图)。还有，关于面I?面3，因为是与面O相同的构成，所以在此将说明省略。
[0043]如示于图2地，面O具备BLKO?BLKn (η为自然数)。BLKO?BLKn之中，虽然关于BLKO、BLKn为相同的块尺寸(附图中，标记为大)，但是BLKl和BLKk (I彡k彡η)为比BLKO及BLKn小的块尺寸(附图中，标记为小)。
[0044]例如，设各块BLK的字线WL的层叠数为12条。该情况下，在BLKO及BLKn中，对构成该BLKO及BLKn的12条字线WL连接相对应的12条信号布线CG。
[0045]而且，该信号布线CG相应于配置为后述的梳齿状的字线WL，分别形成于第I方向。
[0046]相对于此，在BLKl及BLKk连接比12条少的信号布线CG。该情况后述，这是因为:在块BLKl及块BLKk的钩接部分处使字线WL和信号布线CG相连接时，采用使该多条字线WL共用连接的构成。
[0047]例如，块BLKl及块BLKk中的信号布线CG的条数为6条。
[0048]还有，BLKl及BLKk的块尺寸既可以相同，也可以为不同的大小。
[0049]以下，关于面O的俯视图的详情进行说明。
[0050]2.1.2 (俯视图的详情)
[0051]接下来，利用图3，关于块BLK的详情进行说明。图3是作为一例表示块BLKO及块BLKl的详情的俯视图，在此也设各块BLK的字线WL层叠数为12层。
[0052]2.1.2.1 (关于块 BLKO)
[0053]如示于图3地，块BLKO具备12个存储串单元MU (图3中，为粗框)。该存储串单元MU的各自例如包括4个存储串MS。
[0054]在存储串单元MU，朝向第I方向连接配置为梳齿状的字线WL组，朝向第2方向连接位线BLO?BL3，各位线BL共用连接形成于存储串MSl?存储串MS12的半导体层SC。
[0055]对字线WL的各自，介由接触插头CP (图3中，为虚线的圆)连接信号布线CG。信号布线CG配置于第2方向。
[0056]并且，在存储串单元MU中，朝向第I方向配置S⑶线及SGS线，该S⑶线及SGS线介由接触插头CP连接于选择晶体管ST1、ST2。这些S⑶线及SGS线也沿着第2方向配置。
[0057]也就是说，块BLKO的大小相当于配置信号布线CG、S⑶线及SGS线的第2方向的宽度。在此，设块BLKO的宽度为W_BLK0。
[0058]并且，在存储串单元MU区域中，贯通字线WL地朝向纸面向下方向(附图中，为第3方向)形成半导体层SC。半导体层SC通过在存