存储器架构与其操作方法
【技术领域】
[0001] 本发明是有关于一种存储器架构与其操作方法，且特别是有关于一种电阻式存储 器（Resistive random-access memory(RRAM or ReRAM))架构与其操作方法。
【背景技术】
[0002] 电阻式存储器已得到愈来愈多的关注。电阻式存储器除了具有高密度、低成本、低 耗能、操作速度快、保存数据能力佳等优点外，构造简单也是它的一大特色。
[0003] 电阻式存储器常用的基本结构是以「一个晶体管与一个电阻（ITlR)」或「一个二 极管加一个电阻（IDlR)」所组成。通过外加偏压來改变电阻式存储器的电阻值，以执行编 程（program)与擦除（erase)操作，使电阻式存储器形成高电阻或低电阻的狀态，也就是逻 辑「〇」或逻辑「1」。
[0004] 常见的电阻式存储器的种类有：过渡金属氧化物电阻式存储器（Transition Metal Oxide(TMO)ReRAM)、导通桥存储器（conduction bridge memory)与相变存储器 (phase change memory)〇
[0005] 为得到更佳的控制，通常会将存储器元件连接至晶体管（亦即1T1R)。在对此存储 器元件进行编程，将电流以一方向流经此存储器元件；要对此存储器元件进行擦除时，则将 电流以另一方向（通常是反方向）流经此存储器元件。故而，如何增加电阻式存储器的操 作效率并降低操作失败率乃是努力方向之一。
【发明内容】
[0006] 本发明是有关于一种存储器架构与其操作方法，其中，在擦除操作时，擦除电流不 通过晶体管，以降低晶体管的主体效应，进而能提升编程/擦除操作的效能。
[0007] 本发明的一实施例提出一种操作方法应用于包括一晶体管与一电阻式存储器元 件的一电阻式存储单元。该操作方法包括：于一编程操作时，一编程电流通过该晶体管与 该电阻式存储器元件，以使得该电阻式存储器元件由一第一电阻状态改变成一第二电阻状 态；以及于一擦除操作时，一擦除电流从该晶体管的一阱区流向该电阻式存储器元件但该 擦除电流不流经该晶体管，以使得该电阻式存储器元件由该第二电阻状态改变成该第一电 阻状态。
[0008] 本发明的另一实施例提出一种存储器架构，包括：多个电阻式存储单元，排列成阵 列；多条漏极信号线，各漏极信号线耦接至位于同一直排的多个电阻式存储单元；多条栅 极信号线，各栅极信号线耦接至位于同一横列的多个电阻式存储单元，各漏极信号线垂直 于各栅极信号线；多条源极信号线，各源极信号线耦接至位于同一横列或同一直排的多个 电阻式存储单元，各源极信号线垂直或平行于各漏极信号线；以及多条阱信号线，各阱信号 线耦接至位于同一横列或同一直排的多个电阻式存储单元的个别晶体管的个别阱区，各阱 信号线垂直或平行于各漏极信号线。
[0009] 为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图 式，作详细说明如下：
【附图说明】
[0010] 图IA显示根据本发明实施例的电阻式存储器的编程操作示意图。
[0011] 图IB显示根据本发明实施例的电阻式存储器的擦除操作示意图。
[0012] 图2显示根据本发明另一实施例的存储器阵列的架构图。
[0013] 图3A~图3D显示根据本发明一实施例的四种擦除模式。
[0014] 图4显示根据本发明又一实施例的存储器阵列的架构图。
[0015] 图5显示根据本发明更一实施例的存储器阵列的架构图。
[0016] 图6显示根据本发明再一实施例的存储器阵列的架构图。
[0017] 【符号说明】
[0018] 100:电阻式存储单元
[0019] 110:电阻式存储器元件
[0020] 120 :晶体管
[0021] DL、DLl~DL3 :漏极信号线
[0022] SL、SLl~SL3 :源极信号线
[0023] GL、GLl~GL3 :栅极信号线
[0024] W、W1~W3:阱信号线
【具体实施方式】
[0025] 本说明书的技术用语是参照本技术领域的习惯用语，如本说明书对部分用语有加 以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。对于该领域习见的技 术或原理，若不涉及本发明的技术特征，将不予赘述。此外，图标中元件的形状、尺寸、比例 等仅为示意，系供本技术领域具有通常知识者了解本发明的用，非对本发明的实施范围加 以限制。
[0026] 本发明的各个实施例分别具有一或多个技术特征。在可能实施的前提下，本技术 领域具有通常知识者可选择性地实施任一实施例中部分或全部的技术特征，或者选择性地 将这些实施例中部分或全部的技术特征加以组合。
[0027] 现请参照图IA与图1B，其显示根据本发明实施例的电阻式存储器的操作示意图。 电阻式存储单元100包括：电阻式存储器元件110与晶体管120。在此为方便解释，晶体管 120以NMOS晶体管为例做说明，但当知本发明并不受限于此。
[0028] 电阻式存储器元件110耦接至第一信号线（在此以漏极信号线DL来说明）与晶 体管120的一端（在此以漏极端为例做说明）。晶体管120具有4个端点，分别耦接至电阻 式存储器元件110的一端、第二信号线（在此以栅极信号线GL为例做说明）、第三信号线 (在此以源极信号线SL为例做说明）与第四信号线（在此以阱信号线W为例做说明）。
[0029] 为方便解释，在底下以电阻式存储器元件110的电阻状态有2阶：高电阻状态与低 电阻状态来进行说明，但并非用以限制本案。所以，电阻式存储单元100可储存逻辑1或逻 辑0,亦即电阻式存储单元100是单位元存储单元。但当知，电阻式存储器元件110的电阻 状态亦可设计成多阶，这样的话，电阻式存储单元100可储存多位。比如，如果电阻式存储 器元件110的电阻状态包括4阶的话，则电阻式存储单元100可储存2个位。
[0030] 图IA显示将电阻式存储单元100编程而图IB则显示将电阻式存储单元100擦除。
[0031] 现请先参考图1A。在进行编程时，在本发明实施例中，乃是让电阻式存储器元件 110的电阻状态由高电阻状态变成低电阻状态。至于偏压方式如下：在漏极信号线DL上施 加正偏压（+Vp_DL);在栅极信号线GL上施加正偏压（+Vp_GL)，而在阱信号线W与源极信号 线SL则施加0V。由于在栅极信号线GL上施加正偏压（+Vp_GL)，所以在编程时，晶体管120 是导通的。
[0032] 通过这样的偏压方式，于编程时，电流I (此电流亦可称为编程电流）将由漏极信 号线DL通过电阻式存储器元件110与晶体管120而流至源极信号线SL。
[0033] 现请参考图1B。在进行擦除时，在本发明实施例中，乃是让电阻式存储器元件110 的电阻状态由低电阻状态变成高电阻状态。至于偏压方式如下：在漏极信号线DL与栅极信 号线GL上施加 OV ;在阱信号线W上施加正偏压（+Ve_W);以及在源极信号线SL上施加另一 更高的正偏压（彡+Ve_W)。于擦除时，施加至源极信号线SL的正偏压（彡+Ve_W)高于施 加至阱信号线W上的正偏压的原因在于，这样可避免电流逆流，也就是可以避免电流由晶 体管120的阱区逆流向源极信号线SL。
[0034] 通过这样的偏压方式，于擦除时，电流I (此电流亦可称为擦除电流）将由晶体管 120的阱区流向电阻式存储器元件110与漏极信号线DL。
[0035] 也就是说，比较图IA与图IB可看出，在编程时，通过的电阻式存储器元件110电 流方向相反于擦除时，通过电阻式存储器元件110电流方向。故而，通过