]在此，虽然作为一例分成2条CG线来传送电压VREAD，但是CG线的条数并不限于此。例如既可以是I条CG线也可以采用3条CG线。
[0114]在采用2条CG线的情况下，如示于图6G地，对于存储串MS的字线WL13?WL24传送电压VREAD。
[0115]5.2 (关于图 6C)
[0116]接下来，利用图6C关于读出时传送的读出电压进行说明。如示于图6C地，将字线WLl?WL4及字线WL8?WL12介由相同的接触插头CP连接于信号布线CG，并向这些字线WL传送电压VREAD。
[0117]从而，如示于图6G地，介由该信号布线CG向字线WLl?4及字线WL8?12传送电压VREAD。
[0118]5.3(关于图 6D)
[0119]接下来，利用图6D关于读出时传送的读出电压进行说明。如示于图6D地，字线WL5介由接触插头CP连接信号布线CG。
[0120]而且，如示于图6G地，向字线WL5介由CG线传送电压VREAD+。
[0121]5.4(关于图6E)
[0122]接下来，利用图6E关于读出时传送的读出电压进行说明。如示于图6E地，字线WL6介由接触插头CP连接于信号布线CG。
[0123]也就是说，如示于图6G地，向字线WL6介由CG线传送电压VCGR。该电压VCGR虽然例如为OV (参照图4 (b))，但是因传送于上下的字线WL的电压而稍微升高。
[0124]5.5(关于图 6F)
[0125]接下来，利用图6F关于读出时传送于字线WL7的读出电压进行说明。如示于图6F地，字线WL7介由接触插头CP连接于信号布线CG。
[0126]而且如示于图6G地，向字线WL7介由该CG线传送电压VREAD_。
[0127]在以上的块BLKl的数据读出中，示于图6A?图6F的电压通过电压产生电路传送于各字线WL。
[0128]6.关于读出工作时的各信号的定时图
[0129]接下来，利用图7A、图7B表示读出时的存储控制器3及非易失性半导体存储装置2的定时图。
[0130]图7A是从读出时的存储控制器3向非易失性半导体存储装置2发出的各信号的定时图。
[0131]在纵轴取:从存储控制器3发出的芯片使能信号(CE)、地址锁存使能信号(ALE)、指令锁存使能信号(CLE)、写使能信号、读使能信号、数据输入信号线I / 01?8及从设置于周边设备2内的控制部输出的就绪/忙信号，在横轴取时间t。
[0132]还有，图7A用于帮助后述的图7B的理解，因此对其简单地进行说明。在此，在图7A中，为了方便而使得从数据输入信号线传送COMMAND (指令)的定时为时刻t0。
[0133]利用图7B说明:从存储控制器3发出读出指令时的非易失性半导体存储装置2的工作。也就是说，对存储控制器3执行对于块BLKl的读出工作时的各信号的工作进行说明。
[0134]图7B为着眼于图7A的时刻t0以后的定时图，在纵轴取:从存储控制器3发出的指令、就绪/忙信号、传送于非选择信号布线CG的电压(位于选择CG线的上下±1的非选择CG线)、传送于非选择CG线的电压(WL共用连接)、选择信号布线CG及发出的指令CMD的电压电平，在横轴取时间。
[0135](图7A)
[0136]如示于图7A地，若芯片使能信号的电压电平为“L”、写使能信号的电压电平为“H”、指令锁存使能信号的电压电平为“L”、地址锁存使能信号的电压电平为“H”，则从主机设备4介由数据输入信号线取入地址(附图中，为CAO — 7?PA16)。
[0137]接下来，若芯片使能信号的电压电平为“L”、写使能信号的电压电平为“H”、地址锁存使能信号的电压电平为“L”、指令锁存使能信号的电压电平为“H”，则在时刻t0从数据输入信号线取入指令CMDO (30H)。
[0138]此后，在非易失性半导体存储装置2中开始读出工作的时刻tl，就绪/忙信号的电压电平成为“L”。
[0139](图7B)
[0140]若如所述地，在作为就绪状态(“忙”信号= “H”电平)的期间的时刻t0以前，非易失性半导体存储装置2从主机设备4接收指令CMD (XX)、指令CMD (00H)、地址ADD及指令(30H),则在时刻tl，周边电路20内的控制部发出“忙”信号(”忙”信号=“L”电平)。该”忙”信号传给存储控制器3。
[0141]还有，“00H”为开始读出工作的指示指令，“XX”为比读出指令靠前地配置的指令。通过该指示指令“XX”，控制部(存储控制器3)识别为，块尺寸小的块BLK为读出对象。
[0142]此后，在时刻t2，控制部对于电压产生电路进行控制，使得生成应当传送于各字线WL的电压,并且关于生成的电压将其介由CG线传送于各字线WL。
[0143]具体地，控制部将如所述的图6G那样的读出电压传送于各字线WL。S卩，对于共用连接于接触插头CP的字线WLl?4及字线WL8?12，传送电压VREAD，并向字线WL5传送电压VREAD +、向字线WL6传送电压VCGR (= V_CV)、向字线WL7传送电压VREAD _。
[0144]对应于字线WLl?4、字线WL8?12的存储单元MC (以下，称为存储单元MCl?MC4、MC8?MC12)的阈值电压为“E”电平，所以导通。
[0145]从而，连接于字线WL6的存储单元MC (以下，称为存储单元MC6)成为导通状态，如果电流流过存储串MS，则可知存储单元MC6的保持数据为“I”。
[0146]相对于此，在存储串MS不导通的情况下，可知存储单元MC6的保持数据为“O”。
[0147]此后，如果读出结束，则各字线WL的电压降低，并在读出结束的时刻t3，就绪/忙信号成为“H”电平。
[0148](第I实施方式的效果)
[0149]若是第I实施方式涉及的非易失性半导体存储装置，则能够起到(I)?(3)的效果O
[0150](I)能够使数据的可靠性提高(之I)。
[0151]若是本实施方式涉及的非易失性半导体存储装置，则使存储串MS之中的特性优良的存储单元MC保持数据。
[0152]具体地，对于如所述地能成为优良的特性的、朝向纸面进深方向位于中心附近的存储单元MC使其保持数据。例如为，在第I实施方式中也举出的存储单元MC6。
[0153]其他的存储单元MC即例如从存储单元MC6及MC12越向上，而且从存储单元MC6、MC12越向下，存在存储单元MC的特性(例如数据保持特性)越是恶化的趋势。即存储孔MH的直径变大的存储单元MCO、MC1、MC22及MC23和/或存储孔MH的直径变小的存储单元MC10、MC11、MC12及MC13等符合上述情况。
[0154]因为如此的背景，所以在第I实施方式中通过使存储串MS之中被认为是特性最优良的存储单元MC6保持数据，使数据可靠性提高。
[0155]还有，因为关于存储单元MC17与存储单元MC6同样地也具有优良的特性，所以也可以使该存储单元MC19保持数据。
[0156](2)能够使数据的可靠性提高(之2)。
[0157]若是第I实施方式涉及的非易失性半导体存储装置，则能够对干扰的影响进行抑制。这是因为，若是第I实施方式涉及的非易失性半导体存储装置，则不会使对应于字线WL6以外的字线的存储单元MC保持数据。
[0158]S卩，例如不会受到因对应于相邻的字线WL5、WL7等的存储单元MC5、MC7的保持数据产生的影响。
[0159]如此地着眼的存储单元MC6受到干扰的影响的可能性低，伴随于时间经过的保持数据的变化的可能性低。即，能够使数据可靠性提高。
[0160](3)能够缩小块BLK的尺寸。
[0161]若是第I实施方式涉及的非易失性半导体存储装置，则如示于图3地，因为共用化字线WL，所以设置于块BLKl的字线WL为6条即可。
[0162]在此，为了关于(3)的效果加深理解，举比较例进行说明。在比较例，例如采用块BLKO进行说明。
[0163]块BLKO具备与先前相同的构成，具体地构成为，在I个存储串MS通过2条字线WL。而且，因为构成为，不会使多条字线WL通过I个接触插头CP共用连接，并且I个块BLK为12个存储串MS，所以对块BLKO共计连接24条信号布线CG。
[0164]在比较例中，不管该块BLK的大小如何，都采用下述构成:例如连接字线WL6的存储单元MC6以外的存储单元MC不保持数据。
[0165]也就是说，比较例的目的与第I实施方式相同，欲使用特性优良的存储单元MC。
[0166]也就是说，在比较例的情况下，不需要除了向字线WL6传送电压的信号布线CG以外的构件。也就是说，尽管存在未使用的区域，但是因为块BLK大，所以作为面整体使得面积增大。
[0167]相对于此，若是本实施方式涉及的非易失性半导体存储装置，则通过使对应于未使用的存储单元MC的字线WL共用连接，能够使信号布线CG的条数即配置于第2方向的信号布线CG的宽度小至W_BLK1。
[0168]还有，虽然在第I实施方式中，使存储串MS内的存储单元MC6保持数据，但是并不限于此。
[0169]例如，也可以使相邻于存储单元MC6的存储单元MC5及MC7保