超薄半导体器件及制备方法
【技术领域】
[0001]本发明一般涉及一种半导体器件及其制备方法，更确切的说，本发明旨在提供一种具有较小尺寸和薄型化晶片的功率半导体器件及其制备方法。
【背景技术】
[0002]在类似DC-DC的转换器件中，功率器件的功耗在一般情况下都是比较大，基于提高器件电气性能和散热性能的考虑，通常是将器件的一部分金属电极从包覆芯片的塑封材料中外露出来，以期获得最佳的散热效果。例如在美国专利申请US2003/0132531A1中就展示了一种芯片底部电极外露并用于支持表面贴装技术的半导体封装结构24，如图1所示，金属罐状结构12的凹槽内设置有功率芯片M0SFET10，MOSFET1 一侧的漏极通过导电银浆14粘贴在金属罐状结构12的凹槽底部，从而其漏极被传导到金属罐状结构12的凸起边缘22上，同时M0SFET10另一侧的源极接触端18和栅极接触端则刚好与凸起边缘22位于同一侧。在金属罐状结构12的凹槽内的围绕在M0SFET10周围的空隙处还填充有低应力高粘合能力的导电材料16。虽然该封装结构24在一定程度上解决了散热问题，但要制备金属罐状结构12这样的物体，在实际生产中其成本不菲。另一方面，其源极接触端18和栅极接触端的位置均被固定了，例如其栅极接触端无法被调整至与凸起边缘22位于同一列从而难以与PCB上的焊盘布置相适配，这种封装与常规的PCB焊盘不兼容，这无疑抑制了封装结构24的适用范围。此外，应用在功率器件中的芯片的衬底电阻通常都比较大，这致使器件的导通电阻RDson也随之增大，在已有的晶圆级封装技术中，通常是以减薄晶圆的方式来减薄芯片，但这仍然会造成晶圆崩裂的危险，所以如何减薄芯片来适当的降低芯片的衬底电阻依然是我们所需要解决的问题。
【发明内容】
[0003]在本发明的一种实施方式中，提供了一种半导体器件，包括:一具有多个基座的芯片安装单元，在每个基座的顶面靠近其一侧缘处皆设置有一个凸出于其顶面的台体结构；一倒装安装在各基座顶面之上并与所述台体结构以错开的方式设置的芯片，芯片正面的多个电极一对一地电性连接至多个所述基座上；一将所述芯片安装单元和芯片予以包覆的内塑封体，所述台体结构的顶端面和芯片的背面均外露于内塑封体的顶面；设置在内塑封体的顶面上的多个彼此分割开的顶部电极，该多个顶部电极分别相对应的电性连接至各台体结构和芯片背面上。
[0004]上述半导体器件，基座的底面均从内塑封体的底面中予以外露。
[0005]上述半导体器件，还包括:一个具有多个承载引脚的互联单元，其中多个顶部电极分别一对一地粘附在多个承载引脚上；以及一个将互联单元、顶部电极和内塑封体包覆在内的外塑封体，其包覆方式为使每个承载引脚的底面外露于外塑封体的底面。
[0006]上述半导体器件，基座的底面均从内塑封体的底面中予以外露，以及基座、内塑封体各自的底面均从外塑封体的顶面中予以外露。
[0007]上述半导体器件，基座的底面从内塑封体的底面中外露但被外塑封体包覆在内。
[0008]上述半导体器件，基座的底面被内塑封体包覆在内，并且内塑封体的底面没有从外塑封体的顶面外露，内塑封体完全被密封而没有外露的部分。
[0009]上述半导体器件，基座的底面被内塑封体包覆在内，并且内塑封体的底面从外塑封体的顶面外露出来。
[0010]在一个实施方式中，本发明还提供了一种半导体器件的制备方法，主要包括以下步骤:提供一具有多个芯片安装单元的内引线框架，每个芯片安装单元均包含多个基座，在每个基座的顶面靠近其一侧缘处皆设置一个台体结构；将一芯片倒装安装在一芯片安装单元的各基座顶面之上，并使芯片正面的多个电极一对一地电性连接至该多个基座上，芯片与台体结构以错开的方式设置；进行塑封工艺，利用一塑封层将内引线框架和粘附在其上的多个芯片予以包覆；从塑封层顶面进行研磨以减薄塑封层和芯片，直至台体结构的顶端面和芯片的减薄背面外露于塑封层；形成一金属层覆盖在塑封层顶面和各芯片的减薄背面上；对金属层进行切割，将金属层交叠在每个芯片安装单元之上的区域切割成分别电性接触各台体结构和芯片背面的多个顶部电极；对相邻芯片间的包含内引线框架、塑封层和金属层的叠层进行切割，形成多个半导体器件。
[0011]上述方法，进行塑封工艺的步骤中，利用塑封层将每个芯片安装单元的各基座的底面包覆在内。
[0012]上述方法，进行塑封工艺的步骤中，使每个芯片安装单元的各基座的底面外露于塑封层的底面。
[0013]上述方法，对金属层进行切割之后，沿着金属层中形成的切割口对塑封层进行切割，形成塑封层中的切割槽。
[0014]上述方法，其特征在于，还包括:提供一个包含多个互联单元的外引线框架，每个互联单元均包括多个承载引脚；将一个半导体器件相应安装在一个互联单元上，每个半导体器件的多个所述顶部电极分别一对一地粘附在每个互联单元的多个所述承载引脚上；进行另一次塑封工艺，利用另一塑封层将外引线框架和粘附在其上的多个半导体器件予以包覆，使每个承载引脚的底面外露于该另一塑封层的底面；对相邻半导体器件间的包含外引线框架和该另一塑封层的叠层进行切割，形成多个外塑封体，其中每个外塑封体将一个互联单元和一个半导体器件包覆在内。
[0015]上述方法，将内弓丨线框架包覆的塑封层的包覆方式为使每个基座的底面均从该塑封层的底面中予以外露；以及将外引线框架包覆的另一塑封层的包覆方式为使基座、内塑封体各自的底面均从该另一塑封层的顶面中予以外露。
[0016]上述方法，将内弓丨线框架包覆的塑封层的包覆方式为使每个基座的底面均从该塑封层的底面中予以外露；以及将外引线框架包覆的另一塑封层的包覆方式为使每个基座、内塑封体各自的底面均被该另一塑封层包覆在内。
[0017]上述方法，将内引线框架包覆的塑封层的包覆方式为使每个基座的底面均被该塑封层包覆在内；以及将外弓I线框架包覆的另一塑封层的包覆方式为使内塑封体被该另一塑封层包覆在内而没有外露部分。
[0018]上述方法，将内弓丨线框架包覆的塑封层的包覆方式为使每个基座的底面均被该塑封层包覆在内；以及将外引线框架包覆的另一塑封层的包覆方式为使内塑封体的底面均从该另一塑封层的顶面中外露出来。
[0019]本领域的技术人员阅读以下较佳实施例的详细说明，并参照附图之后，本发明的这些和其他方面的优势无疑将显而易见。
【附图说明】
[0020]参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
[0021]图1是【背景技术】中的半导体封装结构的截面示意图。
[0022]图2A?2I是本发明制备功率器件的方法流程示意图。
[0023]图3A?3E是将图2A?2I获得的初级器件再次塑封的流程示意图。
[0024]图4A-4C是初级器件再次塑封后初级器件的背面可以选择是否外露的示意图。
【具体实施方式】
[0025]图2A展示了金属材质的引线框架100’的一部分结构，在本发明中，为了叙述的方便，该引线框架100’可以称作为内引线框架或第一引线框架，以便与后续工艺采用的另一个引线框架进行区分。引线框架100’包含多个芯片安装单元100，每个芯片安装单元100至少包含基座101、102，大体为方形的这些基座101、102通过图中未标注的连筋连接到引线框架100’的一些支撑条上。相邻但彼此分隔断开的基座101、102并排设置，图2B的芯片110通常采用例如垂直式的M0SFET，电流由其正面流向背面或相反，为了使芯片安装单元100较佳的适配于芯片110，设置基座101具有一个较大的面积来承接键合MOSFET的源极110a，设置基座102具有一个相对基座101而较小的面积来承接键合MOSFET的栅极110b。
[0026]本发明很重要的一个发明精神就是要求最大限度的构建紧凑型的最终器件，所以有必要对芯片安装单元100的结构进行优化布置，先行设定在芯片安装单元100所在的平面内，基座101具有相对的一组纵向对边101-1、101-3和相对的另一组横向对边101-2、101-4。基座102自边缘101-1的延长线附近沿着边缘1