半导体封装件及导线架的制作方法
【技术领域】
[0001]本发明涉及一种半导体封装件，尤指一种包含导线架且能降低其电源条的电感与电阻值的半导体封装件及导线架。
【背景技术】
[0002]随着电子产业的蓬勃发展，许多高阶电子产品都逐渐朝往轻、薄、短、小等高集积度方向发展，半导体封装结构也发展出许多种不同的封装模块，例如，四方扁平式封装件(quad flat package,QFP)0目前四方扁平式封装件应用于大规模或超大规模集成电路,其导线架上的引脚间距小、引脚细，所以可设置多条电源线、讯号线及接地线。
[0003]传统QFP无法满足高速、高频组件的应用需求，所以若需应用高速、高频组件时，则需增加电源脚(Power Pins)与接地脚(Ground Pins)，因而需将部分信号导脚改为电源脚与接地脚。如图1A及图1A’所示，现有半导体封装件I包括:一导线架10、一半导体芯片11及封装胶体12。该导线架10具有一置晶垫100、位于该置晶垫100周围的多个信号导脚101、多个电源脚102及接地脚103，且该半导体芯片11设于该置晶垫100上，并藉由多个焊线110电性连接该些信号导脚101、电源脚102及接地脚103，而该封装胶体12形成于该导线架10上以包覆该半导体芯片11与该些焊线110。
[0004]然而，现今半导体晶圆的制程突飞猛进，可将许多电路整合至同一颗半导体芯片11中，所以该半导体封装件I所需的信号导脚101愈来愈多，但由于该电源脚102与接地脚103占据该信号导脚101的空间，致使该信号导脚101的数量减少，而将限制该半导体芯片11的I/o数，也就是限制该半导体芯片11的功能提升。
[0005]此外，若增加该半导体芯片11的I/O数时，所需的电源脚102与接地脚103的数量也需增加以提供稳定的电流，但该信号导脚101的数量需配合该半导体芯片11的I/O数，势必会限制该电源脚102与接地脚103的数量，而使该电源脚102与接地脚103的数量无法达到所需数量，进而影响该半导体封装件I的电性功能。
[0006]因此，业界遂发展出另一种QFP样式，如图1B、图1B’及图1B”所示的半导体封装件I’及导线架10’，其于该导线架10’上设计环绕该置晶垫100的接地垫(Extend pad, E-PAD)103’取代接地脚，且以电源条(Power Bus Bar)104取代电源脚，以避免占据该信号导脚101的空间，藉以增加该信号导脚101的数量及减少电源接脚的数量，而该接地垫103’用于提供接地功能，且相对该置晶垫100的高度位置，该电源条104的高度位置高于该接地垫103’的高度位置。一般于具E-PAD的QFP、薄型QFP (Low rofile QFP，LQFP)或极薄QFP (thinquad flat package, TQFP)中，会采用电源条104的设计。
[0007]惟，于现有半导体封装件I’中，该电源条104的数量虽少于图1A’所示的电源脚102的数量，但该电源条104的体积大于图1A’所示的电源脚102的体积，且该接地垫103’的体积大于图1A’所示的接地脚103的体积，致使该电源条104的电感、电阻值仍无法降低，因而对于高速应用的电子产品而言，其电压、电阻不易降低，所以该电子产品仍会产生许多噪声，因而影响电气效能。
[0008]此外，于现有半导体封装件I’中，该半导体芯片11、该电源条104与该接地垫103’产生较长的电路回流路径，所以无法有效降低QFP的电感效应。
[0009]因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。
【发明内容】
[0010]鉴于上述现有技术的缺失，本发明的目的为提供一种半导体封装件及导线架，能降低该电源条的电感、电阻值。
[0011]本发明的半导体封装件，包括；承载部；多个导电部，其位于该承载部周围；电源条，其位于该承载部周围；接地条，其位于该承载部周围，且该接地条沿该电源条向外延伸并相互配置；半导体组件，其设于该承载部上，并藉由多个焊线电性连接该些导电部、电源条及接地条；以及封装胶体，其包覆该半导体组件与焊线。
[0012]前述的半导体封装件中，该些接地条为共同接地。例如，还包括位于该承载部周围的接地环垫，其与该些接地条相电性连接，以形成该共同接地。此外，相对该承载部的高度位置，该接地环垫的高度位置为低于或齐平该接地条(或该电源条)的高度位置，且该电源条的高度位置高于或齐平该接地条的高度位置。
[0013]前述的半导体封装件中，该些焊线电性连接该半导体组件与电源条及接地条，使该接地条屏蔽该电源条。
[0014]前述的半导体封装件中，该承载部外露于该封装胶体。
[0015]本发明还提供一种导线架，其包括:承载部；多个导脚，其位于该承载部周围；电源条，其位于该承载部周围；以及接地条，其位于该承载部周围，且该接地条沿该电源条向外延伸并相互配置，又相对该承载部的高度位置，该电源条的高度位置与该接地条的高度位置齐平。
[0016]前述的导线架中，还包括位于该承载部周围的接地环垫，且相对该承载部的高度位置，该接地环垫的的高度位置低于或齐平该接地条的高度位置或该电源条的高度位置。
[0017]前述的半导体封装件及导线架中，该接地条与该电源条为相邻配置。
[0018]前述的半导体封装件及导线架中，该承载部具有至少三侧边，且该电源条位于该承载部的至少一侧边。
[0019]前述的半导体封装件及导线架中，该电源条具有一转接部、及分别弯折延伸于该转接部两端的两连接部。
[0020]前述的半导体封装件及导线架中，该电源条与该接地条具有多个条。
[0021]另外，前述的半导体封装件及导线架中，该承载部的高度位置低于、高于或齐平该导电部的高度位置。
[0022]由上可知，本发明的半导体封装件及导线架，其藉由该接地结构为条状(bar)的设计，使该接地条与该电源条为向外延伸并相互配置，以减少电源条的电路回流路径，且降低该电源条上的电感、电阻，及减少电源条的数量，因而改善封装件的电气特性。
【附图说明】
[0023]图1A为显示现有半导体封装件的剖面示意图；
[0024]图1A’为显示图1A的导线架的上视示意图；
[0025]图1B为显示现有半导体封装件的剖面示意图；
[0026]图1B’为显示图1B的导线架的上视示意图，且图1B’的B-B剖线为显示图1B的导线架；
[0027]图1B”为显示图1B的半导体封装件的局部立体示意图；
[0028]图2A及图2A’为显示本发明的半导体封装件的不同实施例的剖面示意图；
[0029]图2B为显示图2A的半导体封装件的局部立体示意图；
[0030]图2C为显示图2A的导线架的局部上视示意图；
[0031]图3A为显示本发明的半导体封装件的另一实施例的剖面示意图；
[0032]图3A’为显示图3A的导线架的上视示意图，且图3A’的A-A剖线为显示图3A的导线架；以及
[0033]图3B为显示图3A的半导体封装件的局部立体示意图。
[0034]符号说明
[0035]1，I’，2，2’，3 半导体封装件
[0036]10，10，，20，30 导线架
[0037]100置晶垫
[0038]101信号导脚
[0039]102电源脚
[0040]103接地脚
[0041]103’接地垫
[0042]104,23,23’ 电源条
[0043]11半导体芯片
[0044]110,210焊线
[0045]12，22封装胶体
[0046]200, 200?承载部
[0047]200a侧边
[0048]201导电部
[0049]201a内导脚
[0050]201b外导脚
[0051]21半导体组件
[0052]23b第一连接部
[0053]23a第一转接部
[0054]24，24’接地条
[0055]24b第二连接部
[0056]24a第二转接部
[0057]34接地环垫
[0058]h高度差。
【具体实施方式】
[0059]以下藉由特定的具体实例说明本发明的实施方式，熟悉此技艺的人士可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明也可藉由其它不同的具体实例加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不悖离本发明的精神下进行各种修饰与变更。
[0060]须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技艺的人士的了解与阅读，并非用以限定本案可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本案所能产生的功效及所能达成的目的下，均应仍落在本案所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如「一」及「上」等用语，也仅为便于叙述的明了，而非用以限定本案可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本案可实施的范畴。
[0061]如图2A至图2C所示，本发明的半导体封装件2包括:一导线架20、一半导体组件21以及封装胶体22。
[0062]所述的导线架20具有一承载部200、位于该承载部200周围的多个导电部201(即导脚)、电源条23及接地条24，且该接地条24沿该电源条23向外延伸并相互配置。其中，所述的电源条23与接地条24可为多条。
[0063]此外，相对该承载部200的高度位置(即以该