一种适合低电压工作的8管sram位单元电路及其阵列的制作方法
【专利说明】-种适合低电压工作的8管SRAM位单元电路及其阵列 技术领域
[0001] 本发明属于半导体电路技术领域，用于存储器和芯片电路设计，具体涉及一种适 合低电压工作的8管SRAM位单元电路及其阵列。 【背景技术】
[0002] 如图1所示，图1是传统的6管（6T)SRAM位单元阵列示意图，这种传统SRAM阵列 有以下两个主要缺点： 1.传统的SRAM写操作由于存在要写入的数据值与已保存的数据值之间的竞争关系， 写操作在低电压时容易失败。
[0003] 假设写操作前：节点NVB1保存值为" 1"，NV1为"0"。
[0004] 在写操作的时候，BLB1为0, BL1为1，节点NVB1受BLB1 "0"的下拉降低为"0"， 从而导致节点NV1翻转变为"1"。但在NVB1被BLB1下拉为"0"的过程中，由于NV1还为 "0"，所以MPU1打开，所以NVB1也受MPU1上拉"1"的影响，导致了竞争冲突。在正常工作 电压时，这种竞争关系一般是BLB1比较强，所以总能写成功。但在低电压工作时，BLB1下 拉"0"会变弱，MPU1上的竞争会导致NVB1不能被写成功。
[0005] 2.传统的SRAM中，与字线选中的位单元属于同一行的非选中列上的SRAM单元，其 保存的数据值易受到干扰。
[0006] 在对SRAM位单元1进行读写操作的时候，字线WL1会为"1"。此时同在WL1上的 但不想被操作的位单元2也被打开，由于BL2和BLB2为" 1"，假设NVB2为"0"，此时NVB2 会受到BLB2充电的影响电压会抬高，如果抬高到一定程度，会导致NV2的节点电压翻转变 成"0"，进而把NVB2变为"1"，从而导致位单元2的数据受到干扰，遭到破坏。这种干扰情 况在低电压下，更容易发生。
【发明内容】
[0007] 为了解决上述现有技术存在的问题，本发明提供一种适合低电压工作的8管SRAM 位单元电路及其阵列，旨在解决SRAM写操作时数据竞争问题以及非选中单元数据受干扰 问题。
[0008] 为实现上述技术目的，达到上述技术效果，本发明通过以下技术方案实现： 一种适合低电压工作的8管SRAM位单元电路，包括第一 PM0S管、第二PM0S管、第一 NM0S管、第二NM0S管、第三NM0S管、第四NM0S管、第五NM0S管和第六NM0S管； 其中，所述第一 PM0S管与所述第一 NM0S管组成第一反相器，所述第二PM0S管与所述 第二NM0S管组成第二反相器；所述第一反相器的输出端直接连接到所述第二反相器的输 入端，所述第二反相器的输出端直接连接到所述第一反相器的输入端； 所述第一 PM0S管和所述第二PM0S管的源极与电源连接，所述第一 NM0S管和所述第二 NM0S管的源极接地； 所述第三NM0S管的源极与第一位线相连，所述第三NM0S管的基极与第一信号线相连， 所述第三NMOS管的漏极与所述第五NMOS管的源极相连，所述第五NMOS管的基极与字线相 连，所述第五NM0S管的漏极与所述第一反相器的输出端连接； 所述第四NMOS管的源极与第二位线相连，所述第四NMOS管的基极与第二信号线相连， 所述第四NMOS管的漏极与所述第六NMOS管的源极相连，所述第六NMOS管的基极与所述字 线相连，所述第六NMOS管的漏极与所述第二反相器的输出端连接。
[0009] 一种适合低电压工作的8管SRAM位单元电路的阵列，由若干行若干列的上述8管 SRAM位单元电路组成，每一行的所述8管SRAM位单元电路通过该行的字线连接，每一列的 所述8管SRAM位单元电路通过该列的两根位线连接，所述阵列的每一列中均增设第三PM0S 管和第四PM0S管； 每一列中的所述8管SRAM位单元电路的所述第一PM0S管的源极分别与所述第三PM0S管的漏极连接，所述第三PM0S管的源极与电源连接，所述第三PM0S管的基极与所述第一信 号线相连； 每一列中的所述8管SRAM位单元电路的所述第二PM0S管的源极分别与所述第四PM0S管的漏极连接，所述第四PM0S管的源极与电源连接，所述第四PM0S管的基极与所述第二信 号线相连。
[0010] 与现有技术相比，本发明的有益效果是： 本发明提出的新型电路结构解决了以下两个问题，从而使得SRAM能够在更低的电压 下进行工作。
[0011] 1.在写操作时，通过控制每列的第三PM0S管P3和第四PM0S管P4关断位单元 (bit cell)的供电电源，消除了竞争关系，实现没有竞争的操作。
[0012] 假设写操作前：第一位单元的第二节点NVB1为"1"，第一位单元的第一节点NV1 为 "0"。
[0013] 在写操作的时候，第一列的第二位线BLB1为0,第一列的第一位线BL1为1，此时 虽然第一位单元的第一节点NV1为"0"，导致第四PM0S管P4打开，但由于第一列的第二 信号线WWLA1为"1"，所以第四PM0S管P4关断，截断了把第一位单元的第二节点NVB1拉 "1"的通路，即没有和第一列的第二位线BLB1拉"0"的竞争者，所以第一位单元的第二节点 NVB1很容易被拉"0"。由于消除了写操作时的数据竞争，从而在低压下更容易成功地实现 写操作。 2.通过在位单元中新加入第三NM0S管N3和第四NM0S管N4,消除了对同一行的非选 中列上的单元的干扰。
[0014] 在对第一位单元进行读写操作的时候，第一行的字线WL1会为"1"。此时与第一行 的位线WL1同行的但不想被操作的第二位单元，由于第二列的第二信号线WWLA2和第二列 的第一信号线WWLB2都为"0"，所以没有被打开，所以切断了第二列的第一位线BL2和第二 列的第二位线BLB2对第二位单元数据的干扰路径，第二位单元的数据从而不容易因受到 干扰而被破坏。 上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可 依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明。本发明的 【具体实施方式】由以下实施例及其附图详细给出。 【附图说明】
[0015] 此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发 明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中： 图1为现有技术的6管（6T) SRAM位单元阵列结构示意图； 图2为本发明的8管SRAM位单元电路结构示意图； 图3为本发明的8管SRAM位单元电路阵列结构示意图。 【具体实施方式】
[0016] 下面将参考附图并结合实施例，来详细说明本发明。
[0017] 参见图2所示，一种适合低电压工作的8管SRAM位单元电路，包括第一 PM0S管 P1、第二 PM0S 管 P2、第一 NM0S 管 N1、第二 NM0S 管 N2、第三 NM0S 管 N3、第四 NM0S 管 N4、第 五NM0S管N5和第六NM0S管N6 ; 其中，所述第一 PM0S管P1与所述第一 NM0S管N1组成第一反相器，所述第二PM0S管 P2与所述第二NM0S管N2组成第二反相器；所述第一反相器的输出端直接连接到所述第二 反相器的输入端，所述第二反相器的输出端直接连接到所述第一反相器的输入端； 所述第一 PM0S管P1和所述第二PM0S管P2的源极与电源连接，所述第一 NM0S管N1 和所述第二NM0S管N2的源极接地； 所述第三NM0S管N3的源极与第一位线BL相连，所述第三NM0S管N3的基极与第一信 号线WWLB相连，所述第三NM0S管N3的漏极与所述第五NM0S管N5的源极相连，所述第五 NM0S管N5的基极与字线WL相连，所述第五NM0S管N5的漏极与所述第一反相器的输出端 连接； 所述第四NM0S管N4的源极与第二位线BLB相连，所述第四NM0S管N4的基极与第二 信号线WWLA相连，所述第四NM0S管N4的漏极与所述第六NM0S管N6的源极相连，所述第 六NM0S管N6的基极与所述字线WL相连，所述第六NM0S管N6的漏极与所述第二反相器 的输出端连接。
[0018] 写"0"操作时，各控制信号值：
【主权项】
1. 一种适合低电压工作的8管SRAM位单元电路，其特征在于：包括第一PMOS管（Pl)、 第二PMOS管（P2)、第一NMOS管（NI)、第二NMOS管（N2)、第三NMOS管（N3)、第四NMOS管 (N4)、第五NMOS管（N5)和第六NMOS管（N6); 其中，所述第一PMOS管（Pl)与所述第一NMOS管（NI)组成第一反相器，所述第二PMOS管（P2)与所述第二NMOS管（N2)组成第二反相器；所述第一反相器的输出端直接连接到所 述第二反相器的输入端，所述第二反相器的输出端直接连接到所述第一反相器的输入端； 所述第一PMOS管（Pl)和所述第二PMOS管（P2)的源极与电源连接，所述第一NMOS管 (NI)和所述第二NMOS管（N2)的源极接地； 所述第三NMOS管（N3)的源极与第一位线（BL)相连，所述第三NMOS管（N3)的基极与 第一信号线（WffLB)相连，所述第三NMOS管（N3)的漏极与所述第五NMOS管（N5)的源极相 连，所述第五NMOS管（N5)的基极与字线（WL)相连，所述第五NMOS管（N5)的漏极与所述 第一反相器的输出端连接； 所述第四NMOS管（M)的源极与第二位线（BLB)相连，所述第四NMOS管（M)的基极与 第二信号线（WffLA)相连，所述第四NMOS管（M)的漏极与所述第六NMOS管（N6)的源极相 连，所述第六NMOS管（N6)的基极与所述字线（WL)相连，所述第六NMOS管（N6)的漏极与 所述第二反相器的输出端连接。
2. -种采用如权利要求1所述的适合低电压工作的8管SRAM位单元电路的阵列，由若 干行若干列的8管SRAM位单元电路组成，每一行的所述8管SRAM位单元电路通过该行的 字线连接，每一列的所述8管SRAM位单元电路通过该列的两根位线连接，其特征在于：所述 阵列的每一列中均增设第三PMOS管（P3)和第四PMOS管（P4); 每一列中的所述8管SRAM位单元电路的所述第一PMOS管（Pl)的源极分别与所述第 三PMOS管（P3)的漏极连接，所述第三PMOS管（P3)的源极与电源连接，所述第三PMOS管 (P3)的基极与所述第一信号线（WffLB)相连； 每一列中的所述8管SRAM位单元电路的所述第二PMOS管（P2)的源极分别与所述第 四PMOS管（P4)的漏极连接，所述第四PMOS管（P4)的源极与电源连接，所述第四PMOS管 (P4)的基极与所述第二信号线（WffLA)相连。
【专利摘要】本发明公开了一种适合低电压工作的8管SRAM位单元电路及其阵列，该8管SRAM位单元是在传统6管SRAM位单元中增加两个NMOS管，分别由两根信号线控制；由该8管SRAM位单元组成的阵列中，每列增加两个PMOS管，也分别由上述两根信号线控制。在写操作时，通过控制阵列中每列新增的两个PMOS管关断位单元（bit cell）的供电电源，消除了竞争关系，实现没有竞争的操作；通过在每个SRAM位单元中新加入两个控制NMOS管，消除了对阵列中同一行的非选中列上的SRAM位单元的干扰。本发明提出的新型电路结构能够同时解决SRAM写操作时数据竞争问题，以及非选中单元数据受干扰问题，从而使得SRAM能够在更低的电压下进行工作。
【IPC分类】G11C11-413
【公开号】CN104821180
【申请号】CN201510269641
【发明人】张建杰, 张泳培
【申请人】苏州无离信息技术有限公司
【公开日】2015年8月5日
【申请日】2015年5月25日