多次可编程存储器的制造方法
【技术领域】
[0001]本发明一般地涉及半导体技术领域，更具体地，涉及多次可编程存储器及其操作方法。
【背景技术】
[0002]多次可编程(MTP)存储器技术允许用户不止一次写入非易失性存储器。一些MTP存储器结构使用浮栅晶体管作为存储元件。MTP存储单元配置成存储一位数据。对存储器单元进行读取操作以读取存储的数据位。
【发明内容】
[0003]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种多次可编程(MTP)存储器结构，包括:第二晶体管和第四晶体管，所述第二晶体管连接至位线，并且所述第四晶体管的漏极连接至所述位线；第一电路，配置成在所述第二晶体管的漏极处生成第一恒定电压；以及第二电路，配置成在所述第四晶体管的栅极处生成第二恒定电压。
[0004]该MTP存储器结构包括第一晶体管、第三晶体管和第五晶体管。
[0005]在该MTP存储器结构中，所述第一晶体管包括第一 P型金属氧化物半导体(PMOS)晶体管。
[0006]在该MTP存储器结构中，所述第二晶体管包括第一 N型金属氧化物半导体(NMOS)晶体管。
[0007]在该MTP存储器结构中，所述第三晶体管包括第二 NMOS晶体管。
[0008]在该MTP存储器结构中，所述第四晶体管包括第三NMOS晶体管。
[0009]在该MTP存储器结构中，所述第五晶体管包括浮栅金属氧化物半导体场效应晶体管(MOSFET)。
[0010]在该MTP存储器结构中，所述第四晶体管的所述栅极连接至控制信号。
[0011]在该MTP存储器结构中，所述第五晶体管的栅极连接至字线。
[0012]在该MTP存储器结构中，所述第四晶体管包括第三NMOS晶体管。
[0013]根据本发明的另一方面，提供了一种CMOS多次可编程(MTP)存储器结构，包括:第二晶体管、第三晶体管和第四晶体管；第一电路，配置成在所述第二晶体管的漏极处生成第一恒定电压；第二电路，配置成在所述第四晶体管的栅极处生成第二恒定电压；以及第三电路，配置成在所述第三晶体管的栅极处生成第三恒定电压。
[0014]该CMOS MTP存储器结构包括第一电压源。
[0015]在该CMOS MTP存储器结构中，由所述第一电压源所提供的电压基本等于1.5伏。
[0016]该CMOS MTP存储器结构包括第五电路，所述第五电路配置成在由所述第一电压源提供的电压低于第一额定电压时，在所述第二电路上生成第四电压。
[0017]该CMOS MTP存储器结构包括浮栅晶体管，所述浮栅晶体管的源极连接至第二电压源。
[0018]根据本发明的又一方面，提供了一种操作多次可编程(MTP)存储器结构的方法，包括:使用第四电路确定所述MTP存储器结构中的第一电压是否低于第一额定电压；以及当所述第一电压低于所述第一额定电压时，使用第五电路向所述MTP存储器结构提供第二额定电压。
[0019]该方法包括:当所述第一电压低于所述第一额定电压时，使用第三电路向所述MTP存储器结构内的节点提供恒定电压。
[0020]该方法包括:使用第二电路生成关于控制信号的恒定电压。
[0021]该方法包括:当所述第一电压高于所述第一额定电压时，使用第一电路在所述MTP存储器结构内节点上生成恒定电压。
[0022]在该方法中，当所述第一电压低于所述第一额定电压时，所述第五电路向所述第三电路内的节点提供所述第二额定电压。
【附图说明】
[0023]当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的方面。应该强调的是，根据工业中的标准实践，各个部件没有被按比例绘制。实际上，为了讨论清楚，各部件的尺寸可以被任意增加或减少。
[0024]图1是根据一些实施例的电路的示意图。
[0025]图2是根据一些实施例的波形的示意图。
[0026]图3示出根据一些实施例的硬件框图。
[0027]图4示出根据一些实施例的用于控制只读存储器单元的节点处电压的方法的流程图。
【具体实施方式】
[0028]以下公开内容提供了许多不同的实施例或者实例用于实现提供主题的不同特征。下面描述部件或者布置的具体实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，下面的说明书中第一部件形成在第二部件上方或者上可包括以直接接触的方式形成第一和第二部件的实施例，并且还可包括附加部件可形成在第一和第二部件之间，使得第一和第二部件可不直接接触实施例。另外，在不同的实例中本发明可重复参考符号和/或字符。这种重复用于简化和清楚的目的并且本身不指示所讨论的各实施例和/或结构之间的关系。
[0029]此外，在此可使用诸如“在…之下”、“在…下面”、“下面的”、“在…上面”、以及“上面的”等的空间关系术语，以易于描述如图所示的一个元件或部件与另一元件或部件的关系。应当理解，除图中所示的方位之外，空间关系术语旨在包括装置在使用或操作过程中的各种不同的方位。装置可以以其它方式定位(旋转90度或处于其他方位)，并且在此使用的空间关系描述符可进行相应地解释。
[0030]根据一些实施例，提供了一种存储器件。在一些实施例中，存储器件包括多次可编程(MTP)结构。在一些实施例中，存储器件包括第一存储单元。在一些实施例中，第一存储单元配置成存储数据位。在一些实施例中，存储单元配置成经受读取操作。
[0031]在图1中示出了 MTP存储器结构100。在一些实施例中，MTP存储器结构100包括第一晶体管110、第二晶体管112、第三晶体管118、第四晶体管124和第五晶体管128。在一些实施例中，第一晶体管110包括第一 P型金属氧化物半导体(PMOS)晶体管。在一些实施例中，第二晶体管112包括第一 N型金属氧化物半导体(NMOS)晶体管。在一些实施例中，第三晶体管118包括第二 NMOS晶体管。在一些实施例中，第四晶体管124包括第三NMOS晶体管。在一些实施例中，第五晶体管128包括第一浮栅晶体管。在一些实施例中，第五晶体管128包括第一浮栅金属氧化物半导体场效应晶体管(MOSFET)。在一些实施例中，存储器单元包括第五晶体管128。在一些实施例中，存储器单元包括第一晶体管110、第二晶体管112、第三晶体管118和第四晶体管128中的一个或者多个。在一些实施例中，存储器单元配置成存储数据位。
[0032]在一些实施例中，第一晶体管110的源极连接至第一电压源102。在一些实施例中，第一电压源102为电源。在一些实施例中，第一电压源102提供DC电压。在一些实施例中，第一电压源102提供大于1V的电压。在一些实施例中，第一电压源102提供小于1V的电压。在一些实施例中，第一电压源102提供小于5.5V的并且大于1.5V的电压。在一些实施例中，第一电压源102提供基本等于5V的电压。在一些实施例中，第一电压源102提供基本等于3V的电压。在一些实施例中，第一晶体管110的栅极配置成接收第一节点108处的第一信号。在一些实施例中，第一信号为控制信号。在一些实施例中，第一信号为参考电流信号。在一些实施例中，第二晶体管的栅极配置成接收第二节点104处的第二信号。在一些实施例中，第二信号为控制信号。在一些实施例中，第二信号为预充电信号。在一些实施例中，第二晶体管的漏极配置成接收第三节点106处的第三信号。在一些实施例中，第三信号为第一偏压信号。在一些实施例中，第二晶体管112的源极连接至第一晶体管110的漏极。在一些实施例中，第一晶体管的漏极连接至第四节点114。在一些实施例中，第四信号保留在第四节点114处。在一些实施例中，第四信号为数字输出信号。在一些实施例中，第四节点114连接至第三晶体管118的漏极。在一些实施例中，第三晶体管118的栅极配置成接收第五节点116处的第五信号。在一些实施例中，第五信号为第二偏压信号。在一些实施例中，第三晶体管118的源极连接至节点120，该节点120连接至位线。在一些实施例中，节点120连接至第四晶体管124的漏极。在一些实施例中，第四晶体管124的栅极配置成接收第六节点122处的第六