半导体存储器件及包括其的系统的制作方法
【专利说明】半导体存储器件及包括其的系统
[0001]相关申请的交叉引用
[0002]本申请主张2014年2月4日申请的申请号10-2014-0012682的韩国专利申请的优先权，所述申请的整个公开通过引用整体并入此文。
技术领域
[0003]本发明的各种示例性实施例总体而言涉及一种电子设备，并且更具体而言是涉及一种半导体存储器件以及一种包括半导体存储器件的系统。
【背景技术】
[0004]半导体存储器件是以诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或是磷化铟(InP)的半导体来体现。半导体存储器件被归类为易失性存储器件以及非易失性存储器件。
[0005]易失性存储器件在电源切断时会失去所储存的数据。易失性存储器件的例子包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)以及同步DRAM(SDRAM)。非易失性存储器件可以保持所储存的数据，而不论电源的通/断状况如何。非易失性存储器的例子包括只读存储器(ROM)、掩蔽型ROM (MROM)、可编程ROM (PROM)、可擦除的可编程ROM(EPROM)、电性可擦除且可编程ROM(EEPROM)、快闪存储器、相变随机存取存储器(PRAM)、磁性RAM (MRAM)、电阻性RAM (RRAM)以及铁电RAM (FRAM)。快闪存储器可以被归类为NOR型存储器以及NAND型存储器。
[0006]近来，为了改善半导体存储器件中的集成度，已经对具有三维阵列结构的半导体存储器件进列了研宄。
【发明内容】
[0007]本发明的示例性实施例是针对于改善包括三维存储器单元阵列的半导体存储器件中的编程操作的可靠性。
[0008]根据本发明的一实施例的一种半导体存储器件可以包括层叠在衬底之上并且彼此串联耦接的多个正常存储器单元、串联耦接的多个选择晶体管、以及耦接在所述多个正常存储器单元与所述多个选择晶体管之间的一个或多个虚设(du_y)存储器单元，其中所述多个选择晶体管包括第一选择晶体管和第二选择晶体管，并且所述第一选择晶体管相邻于所述虚设存储器单元并且具有比所述第二选择晶体管低的阈值电压。
[0009]所述第一选择晶体管的阈值电压可以低于接地电压，并且所述第二选择晶体管可以具有高于所述接地电压的电压。
[0010]所述第一选择晶体管的阈值电压可以对应于擦除状态。
[0011]在编程操作期间单一电压可以施加至所述多个选择晶体管。
[0012]低于施加至所述多个正常存储器单元的电压的虚设字线电压可以在所述编程操作期间施加至所述一个或多个虚设存储器单元，并且施加至所述多个选择晶体管的所述单一电压可以低于所述虚设字线电压。
[0013]虚设字线电压可以在编程操作期间施加至虚设存储器单元，并且所述虚设字线电压随着对应的虚设存储器单元越靠近所述多个选择晶体管而降低。低于所述虚设字线电压的电压可以施加至所述多个选择晶体管。
[0014]根据本发明的另一实施例的一种半导体存储器件可以包括层叠在衬底之上并且串联耦接的多个正常存储器单元、串联耦接的多个选择晶体管、以及耦接在所述多个正常存储器单元与所述多个选择晶体管之间的一个或多个虚设存储器单元，其中所述多个选择晶体管包括第一选择晶体管，以及所述第一选择晶体管相邻于所述虚设存储器单元并且具有低于接地电压的阈值电压。
[0015]根据本发明的一实施例的一种编程半导体存储器件的方法可以包括施加虚设字线电压至虚设存储器单元；以及施加低于所述虚设字线电压的电压至多个选择晶体管。
[0016]根据本发明的又一实施例的一种半导体存储器件可以包括层叠在衬底之上的多个正常存储器单元群组、形成在所述多个正常存储器单元群组上的一个或多个虚设存储器单元群组、以及依序形成在所述虚设存储器单元群组上的多个选择晶体管群组，其中所述多个选择晶体管群组包括第一选择晶体管群组和第二选择晶体管群组，以及所述第一选择晶体管群组的选择晶体管相邻于所述虚设存储器单元群组并且具有低于所述第二选择晶体管群组的选择晶体管的阈值电压。
【附图说明】
[0017]图1是描绘一种半导体存储器件的框图；
[0018]图2是描绘图1中所示的存储器单元阵列的框图；
[0019]图3是描绘图2中所示的存储块的电路图；
[0020]图4是描绘图2中所示的存储块的电路图；
[0021]图5是展示根据本发明的一实施例的选择晶体管的阈值电压状态的表；
[0022]图6是描绘一种设定选择晶体管以具有图5中所示的阈值电压状态的方法的流程图；
[0023]图7描绘在一种根据本发明的一实施例的半导体存储器件的编程方法中被施加至选择线的电压；
[0024]图8是描绘单元存储串的沟道层在图7中所示的编程操作期间的电位分布的图；
[0025]图9是描绘当相邻于虚设存储器单元的近选择晶体管具有编程状态时的沟道层的电位分布的图；
[0026]图10是描绘当图8中所示的第一漏极选择晶体管以及第三源极选择晶体管被虚设存储器单元所替代时的沟道层的电位分布的图；
[0027]图11是描绘一种包括图1中所示的半导体存储器件的存储系统的框图；
[0028]图12是描绘在图11中所示的存储系统的应用例子的框图；以及
[0029]图13是描绘一种包括图12中所示的存储系统的计算系统的框图。
【具体实施方式】
[0030]在以下，本发明的各种示例性实施例将会参考所附的附图来被详细地描述。所述附图是被提供以使得本领域技术人员能够根据本发明的示例性实施例来制造和利用本发明。
[0031]在整个公开中，附图标记直接对应到在本发明的各种图和实施例中相似编号的部件。亦应注意的是，在此说明书中，〃连接/耦接〃是指构件不只是直接耦接另一构件，而且亦指经由中间的构件以间接耦接另一构件。此外，只要不是有明确地说，单数形式可以包括复数形式，并且反之亦然。
[0032]应该容易理解到的是，在本公开中的〃上〃以及〃之上〃的意义应该以最广泛的方式解释，使得〃上〃不只表示直接在某物〃上〃，而且亦表示有中间特征或层介于其间地在某物〃上〃，并且〃之上〃不只表示直接在某物的顶部上，而且亦表示有中间特征或是层介于其间地在某物的顶部上。
[0033]图1是描绘一种半导体存储器件100的框图。
[0034]参照图1，半导体存储器件100可以包括存储器单元阵列110、地址解码器120、电压发生器130、读取与写入电路140以及控制逻辑150。
[0035]存储器单元阵列110可以经由行线RL来耦接至地址解码器120。存储器单元阵列110可以经由位线BL来耦接至读取与写入电路140。
[0036]存储器单元阵列110可以包括多个存储块。存储块的每一个可以包括多个单元存储串。单元存储串的每一个可以包括多个层叠在衬底之上的存储器单元。根据一实施例，多个存储器单元可以是非易失性存储器单元。根据一实施例，多个存储器单元的每一个可以是单电平的单元、或是多电平的单元。存储器单元阵列110将会在以下参考图2至4来被详细地描述。
[0037]地址解码器120可以经由行线RL来耦接至存储器单元阵列110。行线RL可以包括漏极选择线、字线、源极选择线以及公共源极线。根据一实施例，行线RL可以进一步包括选择线。
[0038]地址解码器120可以在控制逻辑150的控制下驱动行线RL。地址解码器120可以从控制逻辑150接收地址ADDR。
[0039]根据一实施例，在编程操作以及读取操作期间，地址ADDR可以包括块地址以及行地址。地址解码器120可以解码接收到的地址ADDR中的块地址。地址解码器120可以根据经解码的块地址来选择单个存储块。地址解码器120可以解码接收到的地址ADDR中的行地址。地址解码器120可以响应于经解码的行地址来施加由电压发生器130所提供的编程电压至选中的存储块的选中的字线，并且响应于经解码的行地址以施加由电压发生器130所提供的通过电压至选中的存储块的未选中的字线。
[0040]根据一实施例，在擦除操作期间，地址ADDR可以包括块地址。在擦除电压Vers从电压发生器130被施加至存储器单元阵列110时，地址解码器120可以解码块地址，并且根据经解码的块地址来选择单个存储块。例如，当擦除电压Vers从电压发生器130被施加至存储器单元阵列110时，地址解码器120可以施加接地电压到耦接至选中的存储块的字线，并且经由行线RL来将漏极选择线以及源极选择线浮置，以便于擦除内含在选中的存储块中的存储器单元。
[0041]根据一实施例，在擦除操作期间，地址ADDR可以进一步包括行地址。当擦除电压Vers被施加至存储器单元阵列110时，地址解码器120可以解码块地址和行地址、响应于经解码的块地址来选择单个存储块、以及响应于经解码的行地址来选择选中的存储块中的字线。例如，当擦除电压Vers从电压发生器130被施加至存储器单元阵列110时，地址解码器120可以施加接地电压至选中的存储块中的选中的字线，并且浮置未选中的字线、漏极选择线以及源极选择线，以便于擦除电耦接至选中的字线的存储器单元。
[0042]地址解码器120可以包括块解码器、行解码器以及地址缓冲器。
[0043]电压发生器130可以根据被提供至半导体存储器件100的外部电压来产生并且施加多个电压。电压发生器130可以通过控制逻辑150来被控制。
[0044]根据一实施例，电压发生器130可以包括调节外部电压以产生电源电压的电路。根据一实施例，电压发生器130可以包括多个接收电源电压的泵送(pumping)电容器，并且通过选择多个泵送电容器来产生多个电压。多个电压之中的擦除电压Vers可以被传输至存储器单元阵列110和选中的存储块的单元存储串。多个电压的其它电压可以被传输至地址解码器120。
[0045]读取与写入电路140可以经由位线BL来耦接至存储器单元阵列110。读取与写入电路140可以在控制逻辑150的控制下操作。
[0046]在擦除操作期间，读取与写入电路140可以浮置位线BL。在编程操作和读取操作期间，读取与写入电路140可以执行与半导体存储器件100的输入/输出缓冲器(未示出)的数据通信。
[0047]根据一实施例，读取与写入电路140可以包括页缓冲器(或是页寄存器)以及列选择电路。
[0048]控制逻辑150可以耦接至地址解码器120、电压发生器130、以及读取与写入电路140。控制逻辑150可以从外部装置或是半导体存储器件100的输入/输出缓冲器(未示出)接收控制信号CTRL以及地址ADDR。控制逻辑150可以响应于