控制信号CTRL来控制半导体存储器件100的总操作。控制逻辑150可以提供地址ADDR至地址解码器120。
[0049]半导体存储器件100可以进一步包括输入/输出缓冲器(未示出)。输入/输出缓冲器可以从外部接收控制信号CTRL和地址ADDR，并且传输控制信号CTRL和地址ADDR至控制逻辑150。此外，输入/输出缓冲器可以传输外部接收到的数据DATA至读取与写入电路140，并且从读取与写入电路140向外部传输数据DATA。
[0050]根据一实施例，半导体存储器件100可以是快闪存储器件。
[0051]图2是描绘图1中所示的存储器单元阵列110的框图。
[0052]参照图2，存储器单元阵列110可以包括多个存储块BLKl至BLKz。存储块BLKl至BLKz的每一个可以包括多个层叠在衬底之上的存储器单元。这些存储器单元可以是布置在+X方向、+Y方向以及+Z方向上。存储块的结构将会参考图3和4来被详细地描述。
[0053]图3是描绘图2中所示的存储块BLKl至BLKz中的一个，例如是第一存储块BLKl的一实施例的电路图。
[0054]参照图3，第一存储块BLKl可以包括多个单元存储串CSll至CSlm以及CS21至CS2m。单元存储串CSll至CSlm以及CS21至CS2m的每一个可以在+Z方向上延伸。单元存储串CSll至CSlm以及CS21至CS2m的每一个可以包括沿+Z方向层叠的第一至第三源极选择晶体管SSTl至SST3、第一和第二虚设存储器单元DMCl和DMC2、第一至第η正常存储器单元NMCl至NMCn、第三和第四虚设存储器单元DMC3和DMC4、以及第一至第三漏极选择晶体管DSTl至DST3。选择晶体管SSTl至SST3以及DSTl至DST3、虚设存储器单元DMCl至DMC4、以及正常存储器单元NMCl至NMCn可以具有彼此实质类似的结构。例如，选择晶体管SSTl至SST3和DSTl至DST3、虚设存储器单元DMCl至DMC4以及正常存储器单元NMCl至NMCn的每一个可以包括耦接至对应的行线的沟道层、穿隧绝缘层、电荷储存层、以及阻挡绝缘层。
[0055]每个单元存储串的第一至第三源极选择晶体管SSTl至SST3可以串联耦接在虚设存储器单元DMCl和DMC2与公共源极线CSL之间。位于相同高度的源极选择晶体管可以耦接至相同的源极选择线。例如，单元存储串CSll至CSlm以及CS21至CS2m的第一源极选择晶体管SSTl可以耦接至第一源极选择线SSL1。单元存储串CSll至CSlm以及CS21至CS2m的第二源极选择晶体管SST2可以耦接至第二源极选择线SSL2。单元存储串CSll至CSlm以及CS21至CS2m的第三源极选择晶体管SST3可以耦接至第三源极选择线SSL3。
[0056]每个单元存储串的第一和第二虚设存储器单元DMCl和DMC2可以串联耦接在正常存储器单元NMCl至NMCn与源极选择晶体管SSTl至SST3之间。位于相同高度的虚设存储器单元可以耦接至相同的虚设字线。例如，单元存储串CSl I至CSlm以及CS21至CS2m的第一和第二虚设存储器单元DMCl和DMC2可以分别耦接至第一和第二虚设字线DWLl和DWL2。
[0057]每个单元存储串的第一至第η正常存储器单元NMCl至NMCn可以串联耦接在第一和第二虚设存储器单元DMCl和DMC2与第三和第四虚设存储器单元DMC3和DMC4之间。位于相同高度的正常存储器单元可以形成单一正常存储器单元群组，并且可以耦接至相同的正常字线。例如，单元存储串CSll至CSlm以及CS21至CS2m的第一至第η正常存储器单元NMCl至NMCn可以分别耦接至第一至第η正常字线NWLl至NWLn。
[0058]每个单元存储串的第三和第四虚设存储器单元DMC3和DMC4可以串联耦接在漏极选择晶体管DSTl至DST3与正常存储器单元NMCl至NMCn之间。例如，第三和第四虚设存储器单元DMC3和DMC4可以分别耦接至第三和第四虚设字线DWL3和DWL4。
[0059]每个单元存储串的第一至第三漏极选择晶体管DSTl至DST3可以串联耦接在对应的位线与虚设存储器单元DMC3和DMC4之间。单元存储串的位于相同高度而且在相同的行(+X方向)中的漏极选择晶体管可以耦接至相同的漏极选择线。单元存储串的在不同的行中位于相同高度的漏极选择晶体管可以耦接至不同的漏极选择线。
[0060]例如，在第一行中的单元存储串CSll至CSlm的每一个的第一漏极选择晶体管DSTl可以耦接至第一漏极选择线DSL1_1。在第一行中的单元存储串CSll至CSlm的每一个的第二漏极选择晶体管DST2可以耦接至第二漏极选择线DSL2_1。在第一行中的单元存储串CSll至CSlm的每一个的第三漏极选择晶体管DST3可以耦接至第三漏极选择线DSL3_1。在第二行中的单元存储串CS21至CS2m的每一个的第一漏极选择晶体管DSTl可以耦接至第一漏极选择线DSL1_2。在第二行中的单元存储串CS21至CS2m的每一个的第二漏极选择晶体管DST2可以耦接至第二漏极选择线DSL2_2。在第二行中的单元存储串CS21至CS2m的每一个的第三漏极选择晶体管DST3可以耦接至第三漏极选择线DSL3_2。
[0061]图4是描绘图2中所示的存储块BLKl至BLKz中的一个，例如是第一存储块BLK1’的另一实施例的电路图。
[0062]参照图4，第一存储块BLK1’可以包括单元存储串CS11’至CSlm’以及CS21’至CS2m’。例如，单元存储串CS11’至CSlm’以及CS21’至CS2m’的每一个可以被形成为U形。单元存储串CS11’至CSlm’以及CS21’至CS2m’的每一个可以包括第一至第三源极选择晶体管SSTl至SST3、第一至第四虚设存储器单元DMCl至DMC4、第一至第η正常存储器单元NMCl至NMCn、管道(pipe)晶体管PT、以及第一至第三漏极选择晶体管DSTl至DST3。
[0063]每个单元存储串的第一至第三源极选择晶体管SSTl至SST3可以耦接在公共源极线CSL与第一和第二虚设存储器单元DMCl和DMC2之间。
[0064]位于相同高度的源极选择晶体管可以耦接至相同的源极选择线。例如，每个单元存储串的第一至第三源极选择晶体管SSTl至SST3可以分别耦接至第一至第三源极选择线SSLl 至 SSL3。
[0065]每个单元存储串的第一和第二虚设存储器单元DMCl和DMC2可以耦接在源极选择晶体管SSTl至SST3与正常存储器单元NMCl至NMCp之间，并且其栅极可以耦接至第一和第二虚设字线DWLl和DWL2。
[0066]每个单元存储串的第一至第η正常存储器单元NMCl至NMCn可以耦接在第一和第二虚设存储器单元DMCl和DMC2与第三和第四虚设存储器单元DMC3和DMC4之间。
[0067]第一至第η正常存储器单元NMCl至NMCn可以被分成第一至第ρ正常存储器单元NMCl至NMCp、以及第ρ+1至第η正常存储器单元NMCp+Ι至NMCn。第一至第ρ正常存储器单元NMCl至NMCp的群组与第ρ+1至第η正常存储器单元NMCp+Ι至NMCn的群组可以经由管道晶体管PT来彼此耦接。第一至第ρ正常存储器单元NMCl至NMCp可以沿-Z方向依序地布置，并且可以耦接在第一和第二虚设存储器单元DMCl和DMC2与管道晶体管PT之间。第ρ+1至第η正常存储器单元NMCp+Ι至NMCn可以沿+Z方向依序地布置，并且可以串联耦接在管道晶体管PT与第三和第四虚设存储器单元DMC3和DMC4之间。第一至第η正常存储器单元NMCl至NMCn的栅极可以分别耦接至第一至第η正常字线NWLl至NWLn。
[0068]每个单元存储串的管道晶体管PT的栅极可以耦接至管道线PL。
[0069]单元存储串的每一个的第三和第四虚设存储器单元DMC3和DMC4可以耦接在漏极选择晶体管DSTl至DST3与第ρ+1至第η正常存储器单元NMCp+Ι至NMCn之间，并且其栅极可以耦接至第三和第四虚设字线DWL3和DWL4。
[0070]每个单元存储串的第一至第三漏极选择晶体管DSTl至DST3可以串联耦接在对应的位线与及第三和第四虚设存储器单元DMC3和DMC4之间。单元存储串的位于相同高度而且在相同的行(+X方向)中的漏极选择晶体管可以耦接至相同的漏极选择线。
[0071]除了存储块BLK1’在每个单元存储串中进一步包括管道选择晶体管PT的外，图4中所示的存储块BLK1’可以具有实质类似图3中所示的存储块BLKl的等效电路。
[0072]图5是展示根据本发明的一实施例的选择晶体管SSTl至SST3以及DSTl至DST3的阈值电压状态的表。例如，在该表中，第一源极选择晶体管群组SSTGl可以指图3和4中所示的各个单元存储串的第一源极选择晶体管SST1。第二源极选择晶体管群组SSTG2可以指图3和4中所示的各个单元存储串的第二源极选择晶体管SST2。第三源极选择晶体管群组SSTG3可以指图3和4中所示的各个单元存储串的第三源极选择晶体管SST3。第一漏极选择晶体管群组DSTGl可以指图3和4中所示的各个单元存储串的第一漏极选择晶体管DSTlo第二漏极选择晶体管群组DSTG2可以指图3和4中所示的各个单元存储串的第二漏极选择晶体管DST2。第三漏极选择晶体管群组DSTG3可以指图3和4中所示的各个单元存储串的第三漏极选择晶体管DST3。
[0073]参照图5，第一源极选择晶体管群组SSTGl的源极选择晶体管可以具有比第三源极选择晶体管群组SSTG3的阈值电压高的阈值电压。例如，第一源极选择晶体管群组SSTGl的源极选择晶体管可以具有编程状态PGMS。编程状态PGMS可以对应于高于接地电压且低于电源电压的阈值电压。
[0074]第二源极选择晶体管群组SSTG2的源极选择晶体管可以具有编程状态PGMS。
[0075]第三源极选择晶体管群组SSTG3的源极选择晶体管可以具有比第一和第二源极选择晶体管群组SSTGl和SSTG2的阈值电压低的阈值电压。根据一实施例，第三源极选择晶体管群组SSTG3的源极选择晶体管可以具有低于接地电压的阈值电压，例如是擦除状态ERSSo换言之，相邻于虚设存储器单元的近源极选择晶体管群组可以具有比另一源极选择晶体管群组低的阈值电压。
[0076]第一漏极选择晶体管群组DSTGl的漏极选择晶体管可以具有比第二和第三漏极选择晶体管群组DSTG2和DSTG3的阈值电压低的阈值电压。根据一实施例，第一漏极选择晶体管群组DSTGl的漏极选择晶体管可以具有低于接地电压的阈值电压，例如是擦除状态ERSS0换言之，相邻于虚设存储器单元的近漏极选择晶体管群组可以具有比另一漏极选择晶体管群组低的阈值电压。
[0077]第