参考图11所描述的控制器1200实质相同的方式被配置，并且可以控制半导体存储器件2100的多个存储器芯片。
[0131]图12描绘了耦接至单一信道的多个半导体存储器芯片。然而，存储系统2000可以被修改以使得单一半导体存储器芯片可以耦接至单一信道。
[0132]图13是描绘一种包括图12中所示的存储系统2000的计算系统3000的框图。
[0133]参照图13，计算系统3000可以包括中央处理单元3100、随机存取存储器(RAM) 3200、用户接口 3300、电源3400、系统总线3500、以及存储系统2000。
[0134]存储系统2000可以经由系统总线3500来电耦接至中央处理单元3100、RAM 3200、用户接口 3300以及电源3400。经由用户接口 3300提供、或是通过中央处理单元3100处理的数据可以被储存在存储系统2000中。
[0135]图13描绘半导体存储器件2100经由控制器2200来耦接至系统总线3500。然而，半导体存储器件2100可以直接耦接至系统总线3500。控制器2200的功能可以通过中央处理单元3100以及RAM 3200来执行。
[0136]图13描绘以上参考图12描述的存储系统2000。然而，存储系统2000可以被以上参考图10描述的存储系统1000所取代。在示例性实施例中，计算系统3000可以包括以上分别参考图11和12所描述的存储系统1000和2000两者。
[0137]根据本发明的一实施例，一种半导体存储器件的编程操作的可靠性可以被改善。
[0138]尽管本发明已经相关特定实施例来叙述，但对于本领域技术人员将会明显的是，可以做成各种的改变和修改，而不脱离如同在以下的权利要求中所界定的本发明的实质与范围。
[0139]通过以上实施例可以看出，本申请提供了以下的技术方案。
[0140]技术方案1.一种半导体存储器件，包括:
[0141]多个正常存储器单元，层叠在衬底之上并且彼此串联耦接；
[0142]串联耦接的多个选择晶体管；以及
[0143]一个或多个虚设存储器单元，耦接在所述多个正常存储器单元与所述多个选择晶体管之间，
[0144]其中，所述多个选择晶体管包括第一选择晶体管和第二选择晶体管，以及
[0145]其中，所述第一选择晶体管相邻于所述虚设存储器单元，并且具有低于所述第二选择晶体管的阈值电压。
[0146]技术方案2.如技术方案I所述的半导体存储器件，
[0147]其中，所述第一选择晶体管的阈值电压低于接地电压，以及
[0148]其中，所述第二选择晶体管具有高于所述接地电压的阈值电压。
[0149]技术方案3.如技术方案I所述的半导体存储器件，其中，所述第一选择晶体管的阈值电压对应于擦除状态。
[0150]技术方案4.如技术方案I所述的半导体存储器件，其中，在编程操作期间单一电压被施加至所述多个选择晶体管。
[0151]技术方案5.如技术方案4所述的半导体存储器件，其中，在所述编程操作期间，低于施加至所述多个正常存储器单元的电压的虚设字线电压被施加至所述一个或多个虚设存储器单元，以及
[0152]施加至所述多个选择晶体管的所述单一电压低于所述虚设字线电压。
[0153]技术方案6.如技术方案4所述的半导体存储器件，其中，施加至所述多个选择晶体管的所述单一电压是接地电压。
[0154]技术方案7.如技术方案I所述的半导体存储器件，其中，虚设字线电压在编程操作期间被施加至虚设存储器单元，并且所述虚设字线电压随着对应的虚设存储器单元越靠近所述多个选择晶体管而降低。
[0155]技术方案8.如技术方案7所述的半导体存储器件，其中，低于所述虚设字线电压的电压被施加至所述多个选择晶体管。
[0156]技术方案9.如技术方案I所述的半导体存储器件，其中，所述多个选择晶体管被耦接在位线与至少一个虚设存储器单元之间。
[0157]技术方案10.如技术方案I所述的半导体存储器件，其中，所述多个选择晶体管被耦接在公共源极线与至少一个虚设存储器单元之间。
[0158]技术方案11.一种半导体存储器件，包括:
[0159]多个正常存储器单元，层叠在衬底之上并且串联耦接；
[0160]串联耦接的多个选择晶体管；以及
[0161]一个或多个虚设存储器单元，耦接在所述多个正常存储器单元与所述多个选择晶体管之间，
[0162]其中，所述多个选择晶体管包括第一选择晶体管，以及
[0163]其中，所述第一选择晶体管相邻于所述虚设存储器单元，并且具有低于接地电压的阈值电压。
[0164]技术方案12.如技术方案11所述的半导体存储器件，其中，所述第一选择晶体管的阈值电压对应于擦除状态。
[0165]技术方案13.如技术方案11所述的半导体存储器件，其中，所述多个选择晶体管进一步包括第二选择晶体管，所述第二选择晶体管具有高于所述接地电压的阈值电压。
[0166]技术方案14.如技术方案13所述的半导体存储器件，其中，所述第一选择晶体管耦接至第一选择线，以及
[0167]所述第二选择晶体管分别耦接至第二选择线。
[0168]技术方案15.如技术方案11所述的半导体存储器件，其中，在编程操作期间，虚设字线电压被施加至所述一个或多个虚设存储器单元，以及
[0169]低于所述虚设字线电压的电压被施加至所述多个选择晶体管。
[0170]技术方案16.—种半导体存储器件，包括:
[0171]多个正常存储器单元群组，层叠在衬底之上；
[0172]一个或多个虚设存储器单元群组，形成在所述多个正常存储器单元群组上；以及
[0173]多个选择晶体管群组，依序形成在所述虚设存储器单元群组上，
[0174]其中所述多个选择晶体管群组包括第一选择晶体管群组和第二选择晶体管群组，以及
[0175]其中，所述第一选择晶体管群组的选择晶体管相邻于所述虚设存储器单元群组，并且具有低于所述第二选择晶体管群组的选择晶体管的阈值电压。
[0176]技术方案17.如技术方案16所述的半导体存储器件，
[0177]其中，所述第一选择晶体管群组的阈值电压是低于接地电压，以及
[0178]其中，所述第二选择晶体管群组具有高于所述接地电压的阈值电压。
[0179]技术方案18.如技术方案16所述的半导体存储器件，其中，所述第一选择晶体管群组的阈值电压对应于擦除状态。
[0180]技术方案19.如技术方案16所述的半导体存储器件，
[0181]其中，所述多个选择晶体管群组的每一个的选择晶体管耦接至沿行方向延伸的多个漏极选择线，以及
[0182]其中，所述多个选择晶体管群组被布置在沿列方向延伸的多个位线与所述虚设存储器单元群组之间。
[0183]技术方案20.如技术方案16所述的半导体存储器件，
[0184]其中，所述多个选择晶体管群组的每一个的选择晶体管共同耦接至单一源极选择线，以及
[0185]其中，所述多个选择晶体管群组被布置在公共源极线与所述虚设存储器单元群组之间。
【主权项】
1.一种半导体存储器件，包括: 多个正常存储器单元，层叠在衬底之上并且彼此串联耦接； 串联耦接的多个选择晶体管；以及 一个或多个虚设存储器单元，耦接在所述多个正常存储器单元与所述多个选择晶体管之间， 其中，所述多个选择晶体管包括第一选择晶体管和第二选择晶体管，以及 其中，所述第一选择晶体管相邻于所述虚设存储器单元，并且具有低于所述第二选择晶体管的阈值电压。
2.如权利要求1所述的半导体存储器件， 其中，所述第一选择晶体管的阈值电压低于接地电压，以及 其中，所述第二选择晶体管具有高于所述接地电压的阈值电压。
3.如权利要求1所述的半导体存储器件，其中，所述第一选择晶体管的阈值电压对应于擦除状态。
4.如权利要求1所述的半导体存储器件，其中，在编程操作期间单一电压被施加至所述多个选择晶体管。
5.如权利要求4所述的半导体存储器件，其中，在所述编程操作期间，低于施加至所述多个正常存储器单元的电压的虚设字线电压被施加至所述一个或多个虚设存储器单元，以及 施加至所述多个选择晶体管的所述单一电压低于所述虚设字线电压。
6.如权利要求4所述的半导体存储器件，其中，施加至所述多个选择晶体管的所述单一电压是接地电压。
7.如权利要求1所述的半导体存储器件，其中，虚设字线电压在编程操作期间被施加至虚设存储器单元，并且所述虚设字线电压随着对应的虚设存储器单元越靠近所述多个选择晶体管而降低。
8.如权利要求7所述的半导体存储器件，其中，低于所述虚设字线电压的电压被施加至所述多个选择晶体管。
9.一种半导体存储器件，包括: 多个正常存储器单元，层叠在衬底之上并且串联耦接； 串联耦接的多个选择晶体管；以及 一个或多个虚设存储器单元，耦接在所述多个正常存储器单元与所述多个选择晶体管之间， 其中，所述多个选择晶体管包括第一选择晶体管，以及 其中，所述第一选择晶体管相邻于所述虚设存储器单元，并且具有低于接地电压的阈值电压。
10.一种半导体存储器件，包括: 多个正常存储器单元群组，层叠在衬底之上； 一个或多个虚设存储器单元群组，形成在所述多个正常存储器单元群组上；以及 多个选择晶体管群组，依序形成在所述虚设存储器单元群组上， 其中所述多个选择晶体管群组包括第一选择晶体管群组和第二选择晶体管群组，以及 其中，所述第一选择晶体管群组的选择晶体管相邻于所述虚设存储器单元群组，并且具有低于所述第二选择晶体管群组的选择晶体管的阈值电压。
【专利摘要】一种半导体存储器件包括层叠在衬底之上并且彼此串联耦接的多个正常存储器单元、串联耦接的多个选择晶体管、以及耦接在所述多个正常存储器单元与所述多个选择晶体管之间的一个或多个虚设存储器单元，其中所述多个选择晶体管包括第一选择晶体管和第二选择晶体管，并且所述第一选择晶体管相邻于所述虚设存储器单元并且具有比所述第二选择晶体管低的阈值电压。
【IPC分类】G11C16-34, G11C16-06, G11C16-26
【公开号】CN104821182
【申请号】CN201510047100
【发明人】安尙太, 曺圭锡
【申请人】爱思开海力士有限公司
【公开日】2015年8月5日
【申请日】2015年1月29日
【公告号】US20150221385