半导体器件的制作方法
【专利说明】半导体器件
[0001]相关申请的交叉引用
[0002]本申请要求2014年2月3日向韩国知识产权局提交的、申请号为10-2014-0012202的韩国专利申请的优先权，其全部公开通过引用合并于此。
技术领域
[0003]各种实施例总体上涉及一种半导体器件，并且更具体地涉及一种包括存储器单元的半导体器件。
【背景技术】
[0004]由于使用多晶硅沟道的三维NAND快闪存储器件的结构特性，当编程电压被施加至字线时，通过该字线和与之相邻的另一个字线之间的带带隧穿可以容易地形成电子-空穴对。由于结构特性，即浮体，可以将形成的空穴充电至漏极选择线(DSL)的底部以致恶化漏极选择晶体管的截止特性。
【发明内容】
[0005]根据本发明的一个实施例的半导体器件可以包括与字线电耦接的存储器单元。半导体器件还可以包括操作电路，其适于对电耦接至选中字线的存储器单元执行编程循环。此外，操作电路适于当执行编程循环的次数超过参照数量时，增大施加至编程目标存储器单元的位线的编程允许电压。
[0006]根据本发明的一个实施例的半导体器件可以包括存储块，所述存储块包括具有三维结构的存储串。存储串中的每个包括沿着垂直方向在位线和公共源极线之间电耦接的漏极选择晶体管、存储器单元以及源极选择晶体管。半导体器件还可以包括操作电路，所述操作电路适于对选中存储器单元执行编程循环。操作电路还可适于当执行编程循环的次数超过参照数量时增大施加至编程目标存储器单元的位线的编程允许电压。
【附图说明】
[0007]图1是说明根据本发明的一个实施例的半导体器件的示意图；
[0008]图2是说明图1中所示的存储块的电路图；
[0009]图3和图4是说明根据本发明的实施例的操作半导体器件的方法的流程图；
[0010]图5和图6是说明根据本发明的实施例的操作半导体器件的方法的波形图；
[0011]图7是说明根据本发明的一个实施例的存储系统的示意框图；
[0012]图8是说明根据本发明的上述各种实施例的执行编程操作的融合式存储器件或融合式存储系统的框图；以及
[0013]图9是说明根据本发明的一个实施例的包括快闪存储器件的计算系统的框图。【具体实施方式】
[0014]在下文中，将参照附图详细描述各种实施例。提供附图以容许本领域中的普通技术人员理解本发明的实施例的范围。然而，可以采用不同形式来体现本发明，并且本发明不应当被解释为限于提出的实施例。更确切地，提供这些实施例，使得本公开将全面和完整。此外，提供实施例以向本领域的技术人员充分表达本发明的范围。由于截止特性的恶化，所以自位线施加的扩散电流可以导致沟道电位和沟道升压电平被降低。结果，编程干扰特性可能会恶化。在存储块中，可以将例如OV的编程允许电压施加至被选择执行编程操作的存储串的位线，以及可以将例如OV的接地电压施加至与选中存储串共享位线的相邻存储串的漏极选择线(DSL)。换言之，可以将OV的电压施加至包括在共享位线的相邻存储串中的漏极选择线的栅极和漏极两者。因此，漏极选择晶体管可以具有不良截止特性。照此，各种实施例涉及能够改善操作特性的半导体器件。
[0015]此外，‘连接/耦接’表示一个部件与另一个部件直接电耦接或一个部件与另一个部件间接电耦接。只要在句中未特意提及，单数形式可以包括复数形式。此外，在本说明书中使用的‘包括/包含’或‘包括有/包含有’表示存在或已经添加了一个或更多个部件、步骤、操作和元件。
[0016]参见图1，示出了说明根据本发明的一个实施例的半导体器件的视图。参见图2，示出了说明图1中所示的存储块的电路图。
[0017]再次参见图1，根据一个实施例的半导体器件可以包括存储器阵列110和操作电路(120 至 170)。
[0018]存储器阵列110可以包括多个存储块110MB。以下将详细描述存储块110MB中的任何一个存储块的结构。
[0019]再次参见图2，是三维存储块的存储块110MB的每个可以包括具有三维结构的存储串ST。存储串ST可以电耦接在位线BL和公共源极线SL之间。存储串ST的每个可以包括沿着垂直方向电耦接在位线BL和公共源极线SL之间的漏极选择晶体管、存储器单元和源极选择晶体管。具有P-BiCS结构的存储串ST的每个可以包括沿着垂直方向电耦接在衬底的公共源极线SL和管道晶体管PT之间的第一存储串(SST和CO至C7)。此外，具有P-BiCS结构的存储串ST可以具有沿着垂直方向电耦接在衬底的位线BL和管道晶体管PT之间的第二存储串(C8至C15以及DST)。第一存储串(SST和CO至C7)可以包括源极选择晶体管SST，还包括存储器单元CO至C7。可以通过施加至源极选择线SSLl的电压来控制源极选择晶体管SST。图2还示出了源极选择线SSL2至SSL4。可以通过施加至彼此层叠的字线WLO至WL7的电压来控制存储器单元CO至C7。第二存储串(C8至C15以及DST)可以包括漏极选择晶体管DST和存储器单元CS至C15。可以通过施加至漏极选择线DSLl的电压来控制漏极选择晶体管DST。可以通过施加至字线WL8至WL15的电压来控制存储器单元C8至C15。
[0020]当存储块110MB被选中时，电耦接在位于具有P-BiCS结构的存储串中间的存储器单元C7和C8对之间的管道晶体管PT可以电耦接被包括在选中存储块110MB中的第一存储串(SST和CO至C7)的沟道层和第二存储串(C8至C15以及DST)的沟道层。
[0021]在具有2D结构的存储块中，存储串中的每个可以与位线中的每个电耦接。另外，可以通过单个漏极选择线同时控制存储块的漏极选择晶体管。然而，在具有3D结构的存储块110MB中，多个存储串ST可以共同电耦接至具有3D结构的位线BL中的每个。此外，在同一存储块IlOMB中，共同电耦接至单个位线BL且由相同字线控制的存储串ST的数量可以根据设计目的而变化。
[0022]由于多个存储串并联电耦接至单个位线BL，所以漏极选择晶体管DST可以通过施加至漏极选择线DSLl至DSL4的选择电压独立控制以将位线BL与存储串ST选择性地电耦接。
[0023]可以通过操作电压来控制存储块110MB中沿着垂直方向电耦接的第一存储串(SST和CO至C7)的存储器单元CO至C7和第二存储串(C8至C15以及DST)的存储器单元C8至C15。可以将操作电压分别施加至层叠字线WLO至WL7以及层叠字线WL8至WL15。可以以存储块为单位来划分字线WLO至WL15。
[0024]再次参见图1，操作电路(120至170)可以对电耦接至选中字线的存储器单元执行编程循环、擦除循环和读取操作。字线可以例如是字线WL0。编程循环可以包括编程操作和验证操作。擦除循环可以包括擦除操作和验证操作。为了执行编程循环、擦除循环和读取操作，操作电路(120至170)可以将操作电压Verase、Vpgm、Vread、Vpass、Vdsl、Vssl和Vsl选择性地输出至公共源极线SL以及选中存储块的局部线SSL、WL0至WLn和DSL，控制位线Ble和Blo的预充电/放电。操作电路120至170还可以感测流经位线Ble和BLo的电流。
[0025]在NAND快闪存储器件中，操作电路可以包括控制电路120、电压供应电路130、读取/写入电路140、列选择电路150、输入/输出电路160以及通过/失败检查电路170。
[0026]控制电路120可以响应于命令信号CMD而输出电压控制信号CMDv以控制电压供应电路130来产生操作电压Verase、Vpgm、Vread、Vpass、Vdsl、Vssl和Vsl从而在期望的电平执行编程循环、擦除循环和读取操作。可以从外部设备经由输入/输出电路160来输入命令信号CMD。另外，控制电路120可以输出控制信号CMDpb以控制被包括在读取/写入电路140中的电路PB来执行编程循环、擦除循环和读取操作。另外，当输入地址信号ADD时，控制电路120可以响应于地址信号ADD而输出列地址信号CADD和行地址信号RADD。