用于存储器设备中的写辅助的写激励器的制造方法
【专利说明】用于存储器设备中的写辅助的写激励器
[0001] 对相关申请的交叉引用
[0002] 本申请要求于2013年2月6日提交的美国非临时申请No. 13/760,988的优先权， 其全部内容通过援引纳入于此。
【背景技术】[000引领域
[0004] 本公开设及存储器单元在低电压电平具有改善的可写性的存储器设备。
[000引背景
[0006] 随着半导体器件可伸缩性的提升，有两个目的是要使得此类半导体器件更密集并 且更具功率效率。降低工作电压有时被用W达成功率效率。在存储器设备的情形中，在向 存储器单元写入时，由于其中的晶体管的不稳定行为，降低的电压可能引发可靠性问题。
[0007]图1解说了常规存储器单元102,其包括单元核114(第一反相器104、和第二反相 器106)、第一写晶体管108、第二写晶体管110、和读访问晶体管对112。图2解说了图1的 存储器单元102的一部分的详细实现。在一个示例中，存储器单元102可W是易失性存储 器。
[000引存储器核114可包括第一反相器104(其包括第一激励晶体管206(图2,下拉晶 体管）和第一负载晶体管208 (上拉晶体管））、和第二反相器106(其包括第二激励晶体 管202(下拉晶体管）和第二负载晶体管204(上拉晶体管））。在该示例中，负载晶体管 204和208 (上拉晶体管）是P沟道金属氧化物娃（PM0巧晶体管，并且激励晶体管202和 206(下拉晶体管）是N沟道金属氧化物娃（NM0巧晶体管。位单元102可W被禪合到写位 线（WBL) 118,、写忘凄（WBLB) 12(m及写字线（WWL) 116,它们一起操作W在单元核114中存 储一位信息。当写字线（WWL) 116被断言（即，变为高状态）时，写位线(WBU118和写位线(WBLB) 120处的状态被存储在单元核114中。位单元102也可被禪合到读位线（RBL) 122和 读字线（RWL) 124,它们一起操作W从单元核114读取一位信息。当读位线伽L) 122和读 字线（RWL) 124二者都被断言（例如，变为高状态）时，就通过读访问晶体管112读取了位。 在一些示例性实现中，字线WWL 116和RWL 124W及位线WBL 118、WBLB 120和RBL 122可 W在多个位单元之间被共享，从而通过字线和位线的特定组合从该多个位单元中仅选择一 个位单元。
[0009] 第一反相器104使得其输出在节点B处被禪合到第二写晶体管110的漏极。例如， 如图2中所解说的，第一负载晶体管208的漏极、第一激励晶体管206的源极、W及第二写 晶体管110的漏极在节点B处被禪合。第一激励晶体管206的栅极和第一负载晶体管208 的栅极被一起禪合到第二反相器106的输出（目P，节点A)。
[0010] 类似地，第二反相器106使得其输出在节点A处被禪合到第一写晶体管108的漏 极。例如，如图2中所解说的，第二负载晶体管204的漏极、第二激励晶体管202的源极、W 及第一写晶体管108的漏极在节点A处被禪合。第二激励晶体管202的栅极和第二负载晶 体管204的栅极被一起禪合到第一反相器104的输出（即，节点B)。由此，W该种常规方 式，第一反相器104和第二反相器106被交叉禪合，该意味着每个反相器的输出被连接到另 一反相器的输入，W形成存储单个信息位的单元核114。
[0011] 第一写晶体管108的漏极被连接到第二反相器106的输出（即，节点A)。类似地， 互补的第二写晶体管110被禪合到第一反相器104的输出（即，节点B)。第二写晶体管110 和第一写晶体管108的栅极各自被连接到写字线（WWL) 116。第二写晶体管110和第一写晶 体管108 -起形成与WWL116、写位线（WBL) 118和互补写位线（WBLB) 120合作对存储器单 元102强加状态的写电路。
[001引若WBL118被设成值Vdd(逻辑1或高）而WBLB120被设成值Vss(逻辑0或低）， 那么，当WWL116被断言（设成VckU高或逻辑1)时，第二反相器106的输出Q(节点A)将 被设成值Vdd-Vtn，其中Vtn是第一写晶体管108的阔值电压，而第一反相器104的输出Q (节点B)将被设成Vss。该是因为，第二写晶体管110(例如，NMOS晶体管）在饱和工作区 启动并且最终在其漏-源电压Vds= 0时在线性区工作。一旦节点B达到Vss,第二反相器 106的第二负载晶体管204 (例如，PMO巧就将节点A恢复到满Vdd。
[001引相反，若WBL118被设成值Vss(逻辑0或低）而WBLB120被设成值Vdd(逻辑1 或高），那么，当WWL116被断言（设成VckU高或逻辑1)时，第二反相器106的输出Q(节 点A)将被设成值Vss,而第一反相器104的输出Q(节点B)将被设成Vdd-Vtn，其中Vtn 是第二写晶体管110的阔值电压。一旦节点A达到Vss,第一反相器104的第一负载晶体管 208 (例如，PMO巧就将节点B恢复到满Vdd。
[0014] 在节点A初始处于Vdd(例如，高或逻辑1)，WBL118被设成Vss(逻辑0或低）， 并且WWL116被启用（例如，VckU高或逻辑1)的境况中，图1的存储器单元102的可写性 设及第一写（NMO巧晶体管108与第二负载（上拉PMO巧晶体管204之间的相争。第一写 晶体管108必须足够强W在第二负载晶体管204正试图使节点A保持在Vdd(例如，高或逻 辑1)之时使得节点A放电至Vss。
[0015] 类似地，在节点B初始处于Vdd(例如，高或逻辑1)，WBLB120被设成Vss(逻辑0 或低），并且WWL116被启用（设成VckU高或逻辑1)的境况中，图1的存储器单元106的 可写性设及第二写晶体管110与第一负载晶体管208之间的相争。第二写晶体管110必须 足够强W在第二负载晶体管204正试图使节点B保持在Vdd(例如，高或逻辑1)之时使节 点B放电至Vss。因此，写晶体管108和110通常强于负载（上拉）晶体管204和208。
[0016] 图3解说了处于标称Vdd源电压的图1和2的存储器单元102的可写性的状况。 该些曲线图解说了在字线（WWL)116被从低（例如，逻辑0或标称Vss电压）切换到高（例 如，逻辑1或标称Vdd电压）时的写操作期间，位线WBL118和WBLB120化及输出Q(节点 A)和尽（节点B)处的状况。当WBL118被设成低（例如，逻辑0或Vss)而WBLB120被 设成高（例如，逻辑1或Vdd),并且随后WWL116被断言（设成高、Vdd或逻辑1)时，第二 反相器106的输出Q(节点A)将被设成值Vdd(例如，逻辑1或高），而第一反相器104的输 出尽（节点B)将被设成Vss(例如，逻辑0或低）。
[0017] 图4解说了处于低电源Vdd电压（VddiJ的图1的存储器单元102的可写性的状 况。低电源Vdd电压（VddiJ可发生在例如当设备进入其中使用较低源电压的功率节省状 态时、当设备使用较低电压功率源（例如，便携式或移动设备）时，和/或当来自便携式功 率源（例如，电池）的源电压减损（例如，随着电池耗尽）时。对于与图3中解说的相同、 但是在较低Vddi"电压的写操作，可W看到输出Q(节点A)和巧（节点B)可能达不到正确 状态（即，当TOL和WBLB改变逻辑状态时，输出Q和Q;不改变逻辑状态）。
[001引在正常源电压Vdd下，为了写入存储器单元102,写晶体管108和110可W强于负 载晶体管204和208 (上拉晶体管）和/或写晶体管108和110可W与反相器104和106 的激励晶体管202和206 (下拉晶体管）的强度/大小相同从而写入正确的位。
[0019] 然而，在低电压Vddi"处，写晶体管108和110可能并不强于负载晶体管204和 208 (上拉晶体管）和/或激励晶体管202和206 (下拉晶体管）。例如，在低电压Vddi。， 处，当WWBL=低且WBLB=高尝试进行写操作时，第一写晶体管108的栅极可W被降低到 Vddi。，，其可能仅超过了NMOS阔值电压Vtn不过数百毫伏（mV)。
[0020] 若低源电压Vddi。，在第一写晶体管108的栅极处被使用，第一写晶体管108的 栅-源电压Vgs可W大约为阔值电压Vtn，那么跨第一写晶体管108 (其被非常弱地导通） 的电阻相比于跨第一负载晶体管204的电阻而言非常高。而且，当使用低源电压Vddi。，（