专利名称：具有防治闭锁功能的静电放电保护电路的制作方法
技术领域：
本发明系关于静电放电保护电路，特别是关于具有防治闭锁现象的功能的静电放电保护电路。
背景技术：
为了保护集成电路不被大电流或大电压所损伤，例如避免集成电路因杂信号或绝缘不当所引发的大电流而被损坏，如图1A所示，现有的集成电路除了至少包含输出输入信号用的界面端11(如接垫，PAD)与多数电子电路所位于的元件区12外，通常会电性耦接静电放电保护电路13到界面端11与元件区12。在此，静电放电保护电路13平常都是断路的，但当界面端11出现大电流或高电压的外来信号(通常是杂信号)时，若外来信号的电压超过静电放电保护电路13的触发电压(triggering voltage)时，静电放电保护电路13便会被这个外来信号所启动而转为通路，藉以将此外来信号导到电压相对低点14，使得元件区12不会受到外信号的影响。当然，为了避免在静电放电保护电路13发挥作用前外来信号已影响到元件区12，通常在界面端11与元件区12之间尚有启动速率较静电放电保护电路的启动速率慢的缓冲区15。
随着集成电路轻薄短小的趋势，单位面积静电放电防护效能甚高的硅控整流器(SILICON CONTROLLED RECTIFIER，SCR)便成为普遍被使用的静电放电保护电路。硅控整流器通常是由PNPN结构所形成的，如图1B所示，其中直接位于N型井区193中第一N型掺杂区域16与第一P型掺杂区域17电性耦接至界面端11，直接位于P型底材196中的第二N型掺杂区域18与第二P型掺杂区域19则电性耦接至电压相对低点14。硅控整流器的等效电路可视为两个相互电性耦合的双载子连接晶体管，如图1C所示，第一双载子连接晶体管T1是由第一P型掺杂区域17、N型井区193与P底材196所形成，第二双载子连接晶体管T2则由N型井区193、P型底材196与第二N型掺杂区域18所形成，二个电阻R1与R2分别代表P型底材196与N型井区193所造成的电阻。
显然地，当界面端11施加第一P型掺杂区域17与第一N型掺杂区域16的电压超过N型井区193的崩溃电压(VBD)时，会产生大量的电子电洞对，其中电子经R2(N型井区电阻)与N型掺杂区16而流入高电位，电洞经R1(P型底材电阻)与P型掺杂区19而流入低电位。当电子/电洞流经R2/R1时，会产生一压降，而当此压降大到一定程度时，进一步会起动双载子连接晶体管T1/T2。只要一个双载子连接晶体管被启动(如T1)，就会提供电流流经电阻(如R1)而造成更大的压降，进一步启动另一个双载子连接晶体管(如T2)。因此将形成正反馈回路(POSTIVITE FEEDBACK LOOP)，使得界面端只要再提供一点电压即可使硅控整流器一直导通。一般以Vtrig代表使两个双载子连接晶体管都启动的启动电压而Itrig为对应到启动电压的启动电流，而以Vh代表使硅控整流器保持导通的最低电压。
由于触发电压决定了静电放电保护电路会将多大电压的外来信号与元件区12分隔开来，因此最好让触发电压与元件区12的工作电压相当(或比工作电压大一个预定的安全范围)，使得任何较工作电压高的(或与超过预定安全范围的)外来信号都不会进入元件区12。一般而言，可以作下列的变化以降低静电保护电路的触发电压，但无论如何变化，使用两个双载子连接晶体管的部份都不会改变或是如图2A所示，在第一P型掺杂区域17与第二N型掺杂区域18的间加入辅助N型掺杂区域21，使得在辅助N型掺杂区域与P型底材之间发生电崩溃时硅控整流器即可运作，且其崩溃电压较低进而降低触发电压；或是如图2B所示，形成辅助N型掺杂区域21与电性耦接到电压相对低点14的栅极22在N型井区193的边缘，藉以形成一栅极控制二极体，而且启动栅极控制二极体的电压较启动这二个双载子连接二极体的电压低；或是如图2C所示，以辅助P型掺杂区域23取代辅助N形掺杂区域21，并形成电性耦接到界面端11的栅极24而非电性耦接到电压相对低点24的栅极22，通过辅助P型掺杂区域23与N型井区193之间较低的崩溃电压来降低硅控整流器的触发电压。更多与使用硅控整流器的静电放电保护电路相关的内容，可以参阅ESD INSILICON INTEGRATED CIRCUITS，ISBN 0-471-95481-0。
无论如何，只要界面端在两个双载子连接晶体管都导通后再提供大于Vh的电压，使用硅整流器的静电放电保护电路便会一直保持导通，亦即使用硅整流器的静电放电保护电路被闭锁(latch-up)。如果集成电路一直没有被运作，静电放电保护电路的触发电压改变并不会有何严重的不良影响，但当集成电路再度被运作，如果元件区与界面端间运作信号的电压大过Vh，一个严重的后果便是只要硅控整流器一旦被启动，其运作信号便会被静电放电保护电路引到电压相对低点，而使得集成电路不能正常运作。
当然，直接的解决方法是改变使用硅整流器静电放电保护电路的构造(configuration)，使得Vh明显大于运作信号电压或增加其触发电压/电流。但由于构造变化也会影响到VBD、Vtrig与Itrig，进而改变使用硅整流器的静电放电保护电路的性能。因此，静电放电保护电路的闭锁仍是亟待解决的问题。
发明内容
本发明的一主要目的至少包含提出可以减少甚至消除闭锁现象的使用硅整流器的静电放电保护电路。
本发明的等效电路图至少包含第一双载子连接晶体管、第二双载子连接晶体管、第一金氧半晶体管与第二金氧半晶体管。其中两个双载子连接晶体管形成现有的硅控整流器，第一金氧半晶体管位于界面端与第二双载子连接晶体管基极(即第一双载子连接晶体管的集电极)间，而第二金氧半晶体管则连接第二双载子连接晶体管基极到电压相对低点，并且两个金氧半晶体管的栅极皆电性耦接到与元件区工作电压相等的电压基准点。当元件区未被启动时，如现有技术般，硅控整流器提供静电放电保护功能并可能被闭锁；当元件区启动时，第二金氧半晶体管被大于零的工作电压所导通，使得部份流向第二双载子金氧半晶体管的电流改流到电压相对低点，减少双载子连接晶体管间的正回馈，进而消除硅控整流器的闭锁。
图1A至图1C分别为静电放电保护电路位置图、使用硅控整流器的静电放电保护电路的基本架构与等效电路图；图2A至图2C为现有技术中的数种常见使用硅控整流器的静电放电保护电路的横截面示意图；图3为本发明的一较佳实施例的等效电路图；和图4A至图4C为本发明的另一较佳实施例的三种可能横截面示意图。
具体实施例方式根据图1C与相关的讨论，本案发明人指出现有技术会发生闭锁的主要原因在于只有启动两个双载子连接晶体管间正反馈回路的机制但没有在切断正反馈回路的机制。因此当出现于界面端的信号(不论是正常的运作信号或是杂信号)启动了正反馈回路后，只要在界面端维持一个小电压便可以维持正反馈回路，使得使用硅整流器的静电放电保护电路被闭锁，而无法发挥正常的静电放电保护功能。但实际上，当集成电路未被运作时，静电放电保护电路应尽可能的防止电流流入元件区；而当集成电路被运作时，静电放电保护电路必须不影响运作信号在元件区与界面端的传输。因此当集成电路被运作时，闭锁现象一定要被消除；而当集成电路未被运作时，保留闭锁现象可以增强静电放电保护功能。
根据前面的讨论，本案发明人提出下述的概念以解决集成电路被运作时静电放电保护电路的闭锁问题由于集成电路被运作时，被供电的元件区的工作电压大于零；而当集成电路未被运作时，未被供电的元件区的工作电压接近为零，因此使用金氧半晶体管连接NPN双载子连接晶体管的基极至一电压相对低点，而此金氧半晶体管在工作电压大于零时被导通，在工作电压小于零时被关闭。显然地，即便在当集成电路未被运作时闭锁现象发生，由于当集成电路电路被运作时，至少部份的电流会被金氧半晶体管传导到电压相对低点而不是被传导到NPN双载子连接晶体管的基极，因此正反馈回路将因电流持续流失而无法保持，进而使闭锁现象被消除。
本发明的一较佳实施例为一种可实现上述概念的的静电放电保护电路。如图3A所示，本静电放电保护电路系电性耦接至界面端31与元件区32，并且至少包括第一双载子连接晶体管33、第二双载子连接晶体管34、第一金氧半晶体管35、第二金氧半晶体管36、第一电压相对低点37、电压基准点38、第二电压相对低点39、第一电阻391与第二电阻392。
第一双载子连接晶体管33的发射极电性耦接至界面端31，第一双载子连接晶体管33的基极通过N型井区的寄生电阻391电性耦接至界面端31，而第一双载子连接晶体管33的集电极则通过P型底材的寄生电阻392电性耦接至第一电压相对低点37。第二双载子连接晶体管34的发射极电性耦接至第一双载子连接晶体管33的基极，第二双载子连接晶体管34的基极则电性耦接至第一双载子连接晶体管33的集电极，而第二双载子连接晶体管34的集电极则也电性耦接至第一电压相对低点37。第一金氧半晶体管35的源极电性耦接至界面端31，第一金氧半晶体管35的漏极电性耦接至第一双载子连接晶体管33的集电极，而第一金氧半晶体管35的栅极则电性耦接到电压系与元件区32的工作电压相等的电压基准点38。第二金氧半晶体管36的漏极电性耦接至第二双载子连接晶体管34的基极，第二金氧半晶体管36的源极电性耦接至第二电压相对低点39，而第二金氧半晶体管36的栅极则电性耦接至电压基准点38。并且第二金氧半晶体管36的漏极往往电性耦接到第一金氧半晶体管35的漏极。顺带一提的是，虽然图3为第一双载子连接晶体管33为PNP而第二双载子连接晶体管34为NPN，同时第一金氧半晶体管35为P型金氧半晶体管64而第二金氧半晶体管36为N型金氧半晶体管的情形，但本发明也可以变更为第一双载子连接晶体管33为NPN而第二双载子连接晶体管34为PNP，同时第一金氧半晶体管35为N型金氧半晶体管，而第二金氧半晶体管36为P型金氧半晶体管的情形。再者，第一金氧半晶体管35可降低触发电压，而第二金氧半晶体管36则可以将电流引至第二电压相对低点39以使得正反馈回路无法保持，而此二作用则通过基准点38的电压来控制。
本发明的另一较佳实施例为一种具有防治闭锁功能的静电放电保护电路，亦为前一较佳实施例的一种可能具体配置。如图4A所示，本较佳实施例同时电性耦接至界面端415与元件区(未显示于图4A)，并且至少包括井区40、第一掺杂区域41、第二掺杂区域42、栅极43、第三掺杂区域44、第四掺杂区域45、第五掺杂区域46、金氧半晶体管47、第一电压相对低点48、第二电相对低点40以及电压基准点495。
井区40位于底材405中，并且井区40具有第一导电性而底材405具有第二导电性，在此第一导电性与第二导电性相反，当第一导电性为P型导电性时第二导电性为N型导电性，当第一导电性为N型导电性时第二导电性为P型导电性。当然为提升反应速率，通常第一导电性为P型导电性而第二导电性为N型导电性。第一掺杂区域41位于井区40中并电性耦接至界面端415，第一掺杂区域41具有第二导电性并且其掺杂浓度较井区40的掺杂浓度大。第二掺杂区域42则部份位于井区40中部份直接位于底材405中，第二掺杂区域42不与第一掺杂区域41直接接触，并且第二掺杂区域42亦具有第二导电性且其掺杂浓度亦较井区40的掺杂浓度大。栅极43系位于井区40上并电性耦接至电压基准点495，而电压基准点495的电压与元件区的工作电压相等，栅极43亦位于第一掺杂区域41与第二掺杂区域42之间。第三掺杂区域44位于井区40中并电性耦接至界面端415，第三掺杂区域44不与第一掺杂区域41直接接触并且与第二掺杂区域42系位于第一掺杂区域41的两侧，第三掺杂区域44具有第一导电性并且其掺杂浓度较井区40的掺杂浓度大。第四掺杂区域45直接位于底材405中并电性耦接至第一电压相对低点48，第四掺杂区域45不与第二掺杂区域42直接接触并且与第一掺杂区域41位于第二掺杂区域42的两侧，第四掺杂区域45具该第一导电性且其掺杂浓度较底材405的掺杂浓度大。第五掺杂区域46直接位于底材405中并电性耦接至第一电压相对低点48，第五掺杂区域46不与第四掺杂区域45直接接触并且与第二掺杂区域42位于第四掺杂区域45的两侧，第五掺杂区域46具有第二导电性且其掺杂浓度较底材405的掺杂浓度大。金氧半晶体管47的漏极与第二掺杂区域42电性耦接，金氧半晶体管47的源极与第二电压相对低点49电性耦接，而金氧半晶体管47的栅极电性耦接到电压基准点495，并且金氧半晶体管47的源极与漏极具有第一导电性。第一电压相对低点48与第二电压相对低点49可以为同一个电压相对低点，本实施例并不限制这二个电压相对低点48/49的细节。
显然地，第一掺杂区域41、井区40与底材405形成一个寄生双载子连接晶体管，而井区40、底材405与第四掺杂区域45形成另一个第二寄生双载子连接晶体管。由于井区40同时是前一个寄生双载子连接晶体管的基极与后一个寄生双载子连接晶体管的集电极，而且底材405同时是前一个寄生双载子连接晶体管的集电极与后一个寄生双载子连接晶体管的基极，因此这二个寄生双载子连接晶体管可以形成一个正反馈回路，藉以将出现在界面端415的电流传导到第一电压相对低点48。但由于金氧半晶体管47的漏极与第二掺杂区域42电性耦接，因此当电压基准点495的电压大到可以使金氧半晶体管47导通时，至少第一寄生双载子晶体管的部份电流将经过金氧半晶体管47而被导通到第二电压相对低点49，而不会对第二寄生双载子连接晶体管的基极充电，使得两个寄生双载子连接晶体管因电流持续遗漏而不能保持正反馈回路，进而消除闭锁现象。
除此之外，由于底材405的功能是与井区40分别形成某一寄生双载子连接晶体管的集电极/基极与另一寄生双载子连接晶体管的基极/集电极，并且主要是邻近井区40、第二掺杂区域42、第四掺杂区域45与第五掺杂区域46的部份底材405参与反应。因此本实施例也可修改为如图4B所示的情形附加井区498位于井区40旁并包含第四掺杂区域45、第五掺杂区域46与不位于井区40中的部份第二掺杂区域42，附加井区498具有第二导电性并且其掺杂浓度小于各掺杂区域的浓度。显然地，此时第一掺杂区域41、井区40与附加井区498形成一个寄生双载子连接晶体管，而井区40、附加井区498与第四掺杂区域45则形成另一个寄生双载子连接晶体管。也可以进一步将此实施例修改如图4C所示的情形附加井区498完全包含井区40，此时由于底材405基本上并未参与任一个寄生双载子连接晶体管的形成，因此底材405可以具有第一导电性或者是中性未掺杂的底材。
以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的申请专利范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在权利要求书之中。
权利要求
1.一种具有防治闭锁功能的静电放电保护电路，该静电放电保护电路电性耦接至一界面端与一元件区，该静电放电保护电路至少包括一井区，该井区系位于一底材中，该井区具有一第一导电性而该底材具有一第二导电性；一第一掺杂区域，该第一掺杂区域系位于该井区中并电性耦接至该界面端，该第一掺杂区域具有该第二导电性并且其掺杂浓度较该井区的掺杂浓度大一第二掺杂区域，该第二掺杂区域部份位于该井区中而部份直接位于该底材中，该第二掺杂区域不与该第一掺杂区域直接接触，该第二掺杂区域具有该第二导电性并且其掺杂浓度较该井区的掺杂浓度大一栅极，该栅极系位于该井区上，该栅极亦位于该第一掺杂区域与该第二掺杂区域之间；一第三掺杂区域，该第三掺杂区域位于该井区中并电性耦接至该界面端，该第三掺杂区域不与该第一掺杂区域直接接触并且与该第二掺杂区域系位于该第一掺杂区域的两侧，该第三掺杂区域具有该第一导电性并且其掺杂浓度较该井区的掺杂浓度大；一第四掺杂区域，该第四掺杂区域系直接位于该底材中并且不与该第二掺杂区域直接接触，该第四掺杂区域与该第一掺杂区域系位于该第二掺杂区域的两侧，该第四掺杂区域并电性耦接至一第一电压相对低点，该第四掺杂区域具有该第一导电性且其掺杂浓度较该底材的掺杂浓度大；一第五掺杂区域，该第五掺杂区域直接位于该底材中并且不与该第四掺杂区域直接接触，该第五掺杂区域与该第二掺杂区域位于该第四掺杂区域的两侧，该第五掺杂区域并电性耦接至该第一电压相对低点，该第五掺杂区域具有该第二导电性且其掺杂浓度较该底材的掺杂浓度大；一电压基准点，该电压基准点的电压与该元件区之一工作电压相等；以及一金氧半晶体管，该金氧半晶体管的漏极与该第二掺杂区域电性耦接，该金氧半晶体管的源极与一第二电压相对低点电性耦接，而该金氧半晶体管的栅极电性耦接到该电压基准点，该金氧半晶体管的源极与漏极皆具有该第一导电性。
2.根据权利要求1所述的静电放电保护电路，其特征在于，该第一导电性与该第二导电性相反。
3.根据权利要求1所述的静电放电保护电路，其特征在于，尚可更包含一附加井区，该附加井区位于该井区旁并包含该第四掺杂区域、该第五掺杂区域与不位于该井区中的部份该第二掺杂区域，该附加井区具有该第二导电性并且其掺杂浓度小于该些掺杂区域的浓度。
4.根据权利要求3所述的静电放电保护电路，其特征在于，该井区尚可完全位于该附加井区中。
5.根据权利要求1所述的静电放电保护电路，其特征在于，该第一掺杂区域、该井区与该底材形成一寄生双载子连接晶体管。
6.根据权利要求1所述的静电放电保护电路，其特征在于，该井区、该底材与该第四掺杂区域形成一寄生双载子连接晶体管。
7.根据权利要求3所述的静电放电保护电路，其特征在于，该第一掺杂区域、该井区与该附加井区可以形成一寄生双载子连接晶体管。
8.根据权利要求3所述的静电放电保护电路，其特征在于，该井区、该附加井区与该第四掺杂区域可以形成一寄生双载子连接晶体管。
9.一种具有防治闭锁功能的静电放电保护电路，该静电放电保护电路电性耦接至一界面端与一元件区，该静电放电保护电路至少包括一第一双载子连接晶体管，该第一双载子连接晶体管的发射极电性耦接至该界面端，该第一双载子连接晶体管的基极通过一第一电阻电性耦接至该界面端，而该第一双载子连接晶体管的集电极则是通过一第二电阻电性耦接至一第一电压相对低点；一第二双载子连接晶体管，该第二双载子连接晶体管的集电极系电性耦接至该第一双载子连接晶体管的基极，该第二双载子连接晶体管的一基极则电性耦接至该第一双载子连接晶体管的集电极，而该第二双载子连接晶体管的发射极则是电性耦接至该第一电压相对低点；一第一金氧半晶体管，该第一金氧半晶体管的源极系电性耦接至该界面端，该第一金氧半晶体管的漏极电性耦接至该第二双载子连接晶体管的基极，而该第一金氧半晶体管的栅极则电性耦接到一电压基准点，该电压基准点的电压与该元件区之一工作电压相等；和一第二金氧半晶体管，该第二金氧半晶体管的漏极电性耦接至该第二双载子连接晶体管的发射极，该第二金氧半晶体管的源极电性耦接至一第二电压相对低点，而该第二金氧半晶体管的栅极电性耦接至该电压基准点。
10.根据权利要求9所述的静电放电保护电路，其特征在于，该第二金氧半晶体管的漏极亦电性耦接到该第一金氧半晶体管的漏极。
全文摘要
电性耦接至界面端与元件区的静电放电保护电路，至少包含第一双载子连接晶体管、第二双载子连接晶体管、第一金氧半晶体管与第二金氧半晶体管。两个双载子连接晶体管形成现有的硅控整流器，第一金氧半晶体管位于界面端与第二双载子连接晶体管间而第二金氧半晶体管连接第二双载子连接晶体管发射极到电压相对低点，并且两个金氧半晶体管的栅极皆电性耦接到与元件区工作电压相等的电压基准点。当元件区未被启动时，硅控整流器会被闭锁而提供静电放电保护功能；当元件区启动时，第二金氧半晶体管被导通而使部份流向第二双载子金氧半晶体管的电流改流到电压相对低点，减少二双载子连接晶体管间正回馈，进而消除硅控整流器的闭锁。
文档编号H01L23/60GK1412846SQ0113547
公开日2003年4月23日 申请日期2001年10月12日 优先权日2001年10月12日
发明者赖纯祥, 刘孟煌, 苏醒, 卢道政 申请人:旺宏电子股份有限公司