专利名称：Mtj mram串并行体系结构的制作方法
技术领域：
本发明涉及磁阻随机访问存储器(MRAM)，尤其涉及磁隧道结(MTJ)MRAM阵列和连接阵列的具体体系结构。
背景技术：
磁阻随机访问存储器(MRAM)的体系结构由多个存储器单元或存储器单元阵列，和多个数元(digit)与位(bit)线交点组成。通常使用的磁阻存储器单元由磁隧道结(MTJ)，隔离晶体管和数元与位线的交点组成。隔离晶体管通常是n沟道场效应晶体管(FET)。互连堆叠将隔离晶体管连接到MTJ器件，位线(bit line)和被用来产生用于对MRAM单元进行编程的磁场部分的数元线(digit line)。
MTJ存储器单元通常包含形成弱电接触的非磁性导体，栓固磁层，位于栓固层上的隧道屏蔽层和位于隧道屏蔽层上的自由磁层，其中隧道屏蔽层与自由磁层有上部接触。
磁材料栓固层具有始终指向相同方向的磁向量。自由层的磁向量自由指向2个方向中的任意一个，但是受到层的物理尺寸的限制。以将其连接到电路中的方式使用MTJ单元，使得电流从各层中的一个通过单元垂直流动到其它层。MTJ单元可以被电等效地表示成电阻器，并且电阻的大小取决于磁向量的取向。本领域的技术人员可以理解，当磁向量未对齐(指向相反方向)时，MTJ单元具有相对较高的电阻，当磁向量对齐时，MTJ单元具有相对较低的电阻。
当然期望具有尽可能低的低电阻(向量对齐)和远高于低电阻的高电阻(向量未对齐)，使得可以在相关电子电路中方便地检测到变化。高和低电阻之间的差通常被称作磁比(MR)，该磁比(MR)具有通常被表示成百分比(％)的差，此后表示成MR％。
在1998年3月31日发布，标题为″Multi-Layer MagneticTunneling Junction Memory Cells″的专利5,702,831中可以发现关于MTJ存储器单元的制造和操作的更多信息，这里参考引用了该专利。
位线通常与MTJ单元阵列的各个列相关，而数元线与阵列的各个行相关。位线和数元线被用来单独寻址阵列中的单元，以便在阵列中对信息进行读取和编程，或者进行存储。通过传递预定电流穿过在选定单元相交的数元与位线，实现选定单元的编程。标准存储器体系结构存在若干问题，包括高编程或读取电流，编程期间单元之间的间隔不足，因长和/或高电阻位和数元线而难以探测电阻变化，以及速度不佳(通常在读取存储的数据时)。
发明内容
于是，期望提供克服某些或所有这样的问题的MRAM存储器体系结构。
通过下面参照附图的详细描述，本领域的技术人员可以容易地明白本发明的具体目的和优点，其中图1是公共并行体系结构中连接的MTJ存储器阵列的示意图，其中省略了部分MTJ存储器阵列；图2是图解行和列连接的现有技术MTJ存储器阵列的示意图，其中省略了部分MTJ存储器阵列；图3是本发明串并行体系结构中连接的MTJ存储器阵列的示意图，其中省略了部分MTJ存储器阵列；图4是一部分MTJ阵列的剖视图，其中图解了在半导体基底上集成控制电子器件的金属化层和通孔；图5是本发明串并行体系结构中连接的图4的MTJ存储器阵列的等距视图，其中省略了部分MTJ存储器阵列；图6是MTJ RAM的示意图，包含用于读取/编程串并行体系结构的电路；图7图解了引入图6体系结构的MTJ存储器阵列的例子；图8是MTJ RAM的示意图，包含用于读取/编程串并行体系结构的其它电路；而图9是根据本发明的另一个MTJ存储器阵列体系结构的示意图。
具体实施例方式
参照图1，其中图解了公共并行体系结构中连接的MTJ存储器阵列10的示意图。在说明书中，为了简化附图和说明，将MTJ存储器单元描述成简单电阻器或可变电阻器。图1中图解了阵列10中的单列MTJ存储器单元，因为其它各列与此类似并且不需要单独描述。单列包含位线11，位线11被连接到该列中各个MTJ单元12的一个端子。各个MTJ单元具有控制晶体管14，控制晶体管14被连接到第二端子和公共接点，例如接地端。于是，列中的各个MTJ单元12及其相关的控制晶体管14在位线11和接地端之间并联。沿着MTJ单元的行延伸的字线WL0、WL1、WL2等等连接到行中的各个晶体管14的栅极。
为了读取存储数据的位，激活列选晶体管(未示出)以选择具体的列，并且激活选定字线以导通具体晶体管14。由于只激活与选定MTJ单元12相关的具体晶体管14，只有选定MTJ单元连接到选定位线11。通常在读取操作期间，会激活第一位线11并且接着从WL0至WLn对字线进行顺序采样。当在随机访问存储器(RAM)中使用这个体系结构时，通过选择适当的位线和字线可以寻址选定位。这个体系结构的问题是，访问存储数据的速度相对较慢，并且MTJ阵列没有必要地变大。
在美国专利5,894,447公开的体系结构中，如图2所示，列中的各个MTJ单元与其相关的控制晶体管并联。在这个体系结构中，在列位线和接地端之间，列中的各个MTJ单元与其相关的控制晶体管并联，并且MTJ单元组与附加的组选晶体管串联。组选晶体管的栅极按行连接到组选线路。
为了读取存储数据的位，激活列选晶体管(未示出)以选择具体的位线。除了与选定MTJ单元相关的字线之外，激活选定组线路，并且激活该组中的所有字线。于是，该组中除了与选定MTJ单元相关的晶体管之外的所有晶体管均被导通，以充当该组中所有MTJ单元上的短路，除了选定MTJ单元之外。由于除了选定MTJ单元之外的所有MTJ单元在其上均具有短路(导通晶体管)，所以只会采样未短路选定MTJ单元的电阻。
编程字线与行中的各个MTJ单元相关。在图2的体系结构的编程操作中，通常如上面的读取操作中所描述的，选定MTJ单元，并且通过相关的编程字线将编程电流提供给选定MTJ单元。相关位线和字线中的电流的组合在选定MTJ单元产生磁场，该磁场使自由磁层中的磁向量指向正确方向。这类体系结构的一个主要问题是，字线和某些情况下的位线在集成电路中被形成为多晶硅。多晶硅组成的线路具有相对较高的电阻，并且大增加了读取和编程操作期间所需的功率。并且，由于高电阻以及MTJ单元和长线路导致相对较高电容的事实，各个单元的RC时间常数相对较高，从而大大降低了操作速度。
现在参照图3，其中图解了本发明的串并行体系结构的示意图。为了便于理解只图解了MTJ阵列的单列15，单列15具有MTJ存储器单元18的2个串联组16和17。各个MTJ存储器单元18包含与控制晶体管并联的磁隧道结。列15包含全局位线19，并且各个单元组16和17的MTJ单元18在全局位线19和诸如地电压的基准电压之间串联。通过组选晶体管28将各个单元组16和17并联到全局位线19。阵列的列中的对应组选晶体管28按行连接，并且存储器单元18按行排列，其中存储器单元18中的控制晶体管的控制电极被控制线按行连接，控制线此后被称作字线。
这里应当特别注意，始终只有选定的单元组16或17连接到全局位线19。于是，与参照图1图解的体系结构相比，大大降低了位线电容。这种位线电容的急剧降低大大改进了具有串并行体系结构的MTJRAM的操作。
由于各个单元组以类似方式工作和构成，这里只详细描述组16。组16具有第一MTJ单元20，第一MTJ单元20的一端被连接到接地端，并且控制晶体管21与第一MTJ单元20并联。第二MTJ单元22的一端被连接到MTJ单元20的相对端，并且控制晶体管23与第二MTJ单元22并联。第三MTJ单元24的一端被连接到MTJ单元22的相对端，并且控制晶体管25与第三MTJ单元24并联。第四MTJ单元26的一端被连接到MTJ单元24的相对端，并且控制晶体管27与第四MTJ单元26并联。组选晶体管28将第四MTJ单元26的相对端连接到全局位线19。控制晶体管21、23、25和27的控制端子被连接到字线WL0至WLn-1。
在半导体基底35上制造整个MTJ存储器阵列和相关电子电路。参照图4，其中的剖视解了将图3的控制电子器件和MTJ单元集成到半导体基底35上的金属化层和通孔。使用标准半导体技术在基底35中形成控制晶体管21、23、25和27和选择晶体管28。形成字线WL0至WLn-1，并且字线WL0至WLn-1充当控制晶体管21、23、25和27的控制终端，其中字线WL0至WLn-1连续进出附图以形成字线。在相同的金属化步骤中形成位选线BS，并且位选线BS充当选择晶体管28的栅极端子。
在后续金属化步骤中形成通孔和互连线路(被图解成T形结构)，以便将MTJ单元20、22、24和26互连到位线19，并且互连到相关控制晶体管21、23、25和27的相对端子。在后续金属化步骤中形成编程字线36至39，以便其位置分别接近MTJ单元20、22、24和26。在最终的金属化步骤中，通常以垂直于编程字线的方式形成列线或全局位线19，其中MTJ单元的每个行(或列)有一个列线或全局位线19。这里应当理解，由于每个单元组16、17等等被串联到位线19，从而连接列中的所有MTJ单元组，所以各个位线19可以被称作全局位线。
有关图4中图解的结构的构造和操作的附加信息，参见与本申请同时提交、授权给相同受让人、标题为″High Density MRAM CellArray″的待审专利申请，这里参考引用了该专利申请。在图4图解的具体实施例中，编程字线36-39分别位于MTJ单元20、22、24和26下面，使得列线19的位置可以更加接近MTJ单元20、22、24和26，从而降低所需的编程电流，以及和相邻行(或列)的磁相互作用。
另外参照图5，其中图解了图4的MTJ存储器阵列的等距视图。如图4所示，在晶体管21、23、25和27的形成期间形成字线WL0至WLn-1。由于制造这类晶体管时通常使用的具体工艺，栅极和字线由掺杂多晶硅组成。如上所述，问题在于，多晶硅具有相对较高的电阻并且大大增加了所需的工作功率，从而降低了MTJ存储器阵列的操作速度。在许多集成电路中，通过使栅极和字线金属化，即短接多晶硅字线和附加金属线来减轻该问题。然而这种字线短接大大增加了MTJ单元结构(MTJ单元和相关的控制晶体管)和尺寸。控制晶体管栅极上的字线短接需要若干附加的掩模和蚀刻步骤，并且难以控制，使得制程中的附加步骤和所有后续步骤需要附加的芯片成本。
在图4和5图解的实施例中，通过按照分离开的间隔将金属编程字线36、37、38和39分别连接到多晶硅字线WL0至WLn-1，克服了短接问题。在图5中将这些分隔连接图解成通孔42。由于编程字线36、37、38和39是金属线并且与多晶硅字线WL0至WLn-1平行，分隔连接大大降低了多晶硅字线WL0至WLn-1的电阻。此外，由于位置、尺寸等等与金属化栅极的形成相比不太严格，编程字线36、37、38和39的形成比短接多晶硅字线WL0至WLn-1更加简单。
现在参照图6，其中的示意解了MTJ RAM 50，MTJ RAM50被连接在根据本发明的串并行体系结构中，并且包含用于读取/编程MTJ存储器阵列51的电路。阵列51包含多个在并联单元52中连接并且按行和列排列的MTJ单元和相关的控制晶体管。n个单元52构成的组与位选晶体管串联成局部位线，其例子如虚线和附图标记55所示。各个列包含多个组55，其中局部位线并联到全局位线BL0至BL3。这里应当注意，以类似于其它列的方式构成中央定位的列，但是全局位线因为下面解释的原因被表示成BLref。
位线编程电流开关57被连接到各个全局位线BL0至BL3的一端和编程电流电路58，位线编程电流开关57的构造产生或吸收位线中的编程电流。全局位线BLref不被连接到编程电流电路58，因为全局位线BLref不被编程，而是作为固定基准。全局位线BL0至BL3的相对端被连接到位线选择电路59，位线选择电路59具有与之相连的列解码电路60，而列解码电路60用于选择全局位线BL0至BL3中的具体一个。基准位线BLref的另一端被连接到基准数据线62，而基准数据线62被连接到比较器63和64的负输入。
位线选择电路59的第一输出被连接到接点66，接点66被连接到编程电流电路67，而编程电流电路67的构造在位线BL0和BL1中产生或吸收编程电流(与电路58相反)。接点66还被连接到比较器63的正输入。电路59将接点66连接到全局位线BL0或BL1中的选定一个，使得在比较器63中将选定全局位线上的电压与全局位线BLref上的电压相比较。类似地，位线选择电路59的第二输出被连接到接点68，接点68被连接到编程电流电路69，而编程电流电路69的构造在位线BL2和BL3中产生或吸收编程电流(与电路58相反)。
接点68还被连接到比较器64的正输入。电路59将接点68连接到全局位线BL2或BL3中的选定一个，使得在比较器64中将选定全局位线上的电压与全局位线BLref上的电压相比较。
除了如上所述按列和组排列之外，各个组中的并联单元52和位选晶体管按行排列。各个行的位选晶体管具有选择线SS0至SS3，选择线SS0至SS3将晶体管的栅极连接到序列选择电路70，序列选择电路70由序列解码电路71控制。各个行的并联单元52具有与其相关的数元(字编程)线，所有数元线在一端连接到数元线电流吸收器72。并且，各个行的并联单元52具有字线WL0至WLn，字线WL0至WLn被连接到单元52中各个控制晶体管的栅极。字线WL0至WLn的相对端通过字/数元线选择电路75连接到电流源77，字/数元线选择电路75由行解码器76控制。如上所述，字线WL0至WLn按照分离开的间隔分别被连接到相关数元线DL0至DLn。
另外参照图7，其中图解了类似于上述MTJ RAM 50的MTJRAM 80。在这个例子中，RAM 80包含512列MTJ单元和4个基准列81。各个基准列81的位置使得每边有64列，并且其连接方式使得各个基准列81充当其左边64列的基准，及其右边64列的基准。诸如供电电流变化、处理变化、温度跟踪处理、电压和温度变化的因素均可以导致信号损失。由于结合图6描述的体系结构，左边64列中的选定MTJ单元及其右边64列中的并联晶体管的任何变化所表现的程度会与字/数元线上相同行的基准MTJ单元基本相同。一旦变化被差动提供给比较器，它们会被看作共模并且被拒绝。
如图2所示，串连MTJ单元的一个主要缺点是难以获得数据的差动检测。这种困难的主要原因是，根据正在访问的MTJ单元，MTJ单元组中各个单元的电压会略微改变。理论上，各个MTJ单元上具有相等的电压降，然而在实际微制程中是不可能的。
通过将MTJ单元与位置和选定MTJ单元相同的MTJ基准单元产生的固定基准相比较，结合图6描述的体系结构克服了这个问题。由于选定MTJ单元和基准MTJ单元的相对位置，基准会基本固定，并且可以相对精确地得到数据的差动检测。
此外，通过MTJ单元上施加的偏压确定MTJ单元上的电压，该电压则控制MR。重要的是，选定和基准MTJ单元在其上具有非常接近的偏置电压。由于选定和基准MTJ单元在选定和基准列中占据相同的位置，在结合图6描述的体系结构中实现了这个要求。数据线和位线上引入的任何输入噪声会出现在基准和位线上，并且会被比较器作为共模而拒绝，对于低频噪声尤其是这样。
现在参照图8，其中图解了MTJ RAM 85的示意图。除了在第一数据输出(接点66)和比较器63之间包含电流传感器86之外，RAM 85类似于图6的RAM 50。并且，电流传感器87被包含在第二数据输出(接点68)和比较器64之间，电流传感器88被连接在位线BLref的末端和比较器63和64的负输入之间。电流传感器86、87和88类似于2000年3月31日提交、授权给相同受让人、标题为″Current Conveyor andMethod for Readout of MTJ Memories″的待审专利申请09/540794中描述的电流传送器，这里参考引用了该专利申请。由于电流传送器，电路操作和输出信号独立于所有处理、供电、温度和MTJ电阻条件。并且，由于电流传送器，数据线或位线上的电压摆动被实际消除，使得读取处理的速度大大提高。此外，电流传送器充当电流电压转换器，从而改进了操作，并且电压被放大，从而改进了读取特性。
参照图9，其中图解了本发明的MTJ存储器阵列的另一个体系结构100。在这个实施例中，MTJ阵列和行电子器件基本上类似于结合图6公开的结构。体系结构100的差别在于列电子器件的连接和读取存储数据的方法。为了便于理解，MTJ阵列包含8个列101-108。
列101-108的各个全局位线的上端被连接到开关晶体管，并且8个开关晶体管在这里形成由读/写电路RW控制的位线编程电流开关110。开关110被用来将列101、103、105和107的全局位线连接到编程电流产生/吸收电路112，并且将列102、104、106和108的全局位线连接到编程电流产生/吸收电路114。读/写电路RW控制产生/吸收电路112和114。
列101-108的各个全局位线的低端被连接到另一个开关晶体管，并且8个开关晶体管在这里形成位线选择电路115。选择电路115被用来将列101、103、105和107的全局位线连接到编程电流产生/吸收电路117，并且将列102、104、106和108的全局位线连接到编程电流产生/吸收电路118。产生/吸收电路117与产生/吸收电路112配合工作，并且产生/吸收电路118与产生/吸收电路114配合工作，以便向列101-108提供读取和适当的编程电流。比较器电路120具有第一输入终端121，第一输入终端121通过选择电路115连接到列101、103、105和107的全局位线的低端。比较器电路120具有第二输入端子122，第二输入端子122通过选择电路115连接到列102、104、106和108的全局位线的低端。
列解码电路125被连接到选择电路115，使得接近但具有不同电流源的2个列和不同的输出电路被同时激活。例如在这个实施例中，来自解码电路125的第一输出信号Y0激活列101和102的全局位线的低端上的开关晶体管。来自解码电路125的第二输出信号Y1激活列103和104的全局位线的低端上的开关晶体管。来自解码电路125的第三输出信号Y3激活列105和106的全局位线的低端上的开关晶体管。来自解码电路125的第四输出信号Y4激活列107和108的全局位线的低端上的开关晶体管。
于是，在读取操作期间，接近的2个列同时被连接到比较器120的相对输入端子。比较器120接着差动比较相关列对中存储的位。由于MTJ阵列的串并行连接，各个列实际可以具有任何数量的局部位线，并且各个局部位线实际可以包含任何数量的串联MTJ单元。在这个例子中，一个列(例如列101)中的各个MTJ单元具有的数据会与相关列(在这个例子为列102)中对应MTJ单元中存储的的数据相对。由于2个相对存储位的差动比较，可用于读取的信号量值被有效加倍，其原因是不必象在具有非差动检测的MRAM存储器中那样将可用信号分成2个以建立基准水平。并且，由于非常接近并且比较单元的特性相同，2个相互比较的MTJ单元之间的失配会非常小。此外，由于变化和公共噪声会出现在两个列上，从而被差动比较器120处理成共模，所以差动比较对相关列中开关晶体管之间的变化，以及电压温度变化和公共噪声不敏感。
在这里的公开内容中，术语″列″和″行″被用来描述具体的取向。然而应当理解，这些术语仅用于帮助理解所描述的具体结构，并不对本发明产生限制。本领域的技术人员可以理解，列和行可以方便地互换，并且在这里的公开内容中，这些术语是可互换的。例如位线、字线、数元线、选择线、编程线路等等的各种线路的具体名称是仅用于帮助说明的通用名称，并不对本发明产生限制。
于是公开了新颖和改进的MTJ RAM体系结构。新颖和改进的体系结构使得RAM的可靠操作成为可能。此外，由于MTJ阵列中各个位的布局，单元尺寸较小，从而导致较高密度的阵列。并且由于新颖的字和数元线连接，操作速度大大提高，并且工作功率被降低。
虽然已经示出和描述了本发明的具体实施例，然而本领域的技术人员会想到其它修改和改进。因此应当理解，本发明不局限于示出的具体形式，我们期望通过所附权利要求书覆盖不偏离本发明的宗旨和范围的所有修改。
权利要求
1.一种磁隧道结随机访问存储器体系结构，包括按行和列排列的存储器单元阵列，各个存储器单元包含并联的磁隧道结和控制晶体管，各个控制晶体管包含控制端子；控制线，被连接到控制晶体管行中各个控制晶体管的控制端子；金属编程线路，延伸以邻近行中的各个磁隧道结；和多个通孔，按照分离开的间隔将金属编程线路连接到控制线。
2.如权利要求1所述的磁隧道结随机访问存储器体系结构，其中在半导体基底中形成控制晶体管，并且与控制晶体管的控制端子整体形成控制线。
3.如权利要求2所述的磁隧道结随机访问存储器体系结构，其中控制线由掺杂多晶半导体材料组成。
4.如权利要求1所述的磁隧道结随机访问存储器体系结构，其中存储器单元阵列包含多个列，各个列包含被连接到控制电路的全局位线，各个列包含多个存储器单元组，各个组包含串联在全局位线和基准电压之间的多个存储器单元以形成局部位线，其中各个局部位线包含控制晶体管。
5.如权利要求4所述的磁隧道结随机访问存储器体系结构，其中局部位线中的控制晶体管按行排列，并且各个控制晶体管包含控制端子，各个行的控制晶体管具有选择线，选择线连接到行中的各个控制晶体管的控制端子和控制电路。
6.如权利要求5所述的磁隧道结随机访问存储器体系结构，还包含具有比较器和开关电路的输出电路，其中比较器具有一对输入端子，开关电路将2个不同列分别连接到输入端子对，以便差动比较来自2个不同列的输出信号。
7.如权利要求5所述的磁隧道结随机访问存储器体系结构，其中存储器单元的包含全局位线和局部位线的基准列被连接以提供基准信号输出，输出电路包含第一和第二比较器电路，第一和第二比较器电路均具有被连接以接收基准信号输出的第一输入端子，和被连接以接收来自基准列各个相对端上的至少一个全局位线的数据输出信号的第二输入端子。
8.如权利要求7所述的磁隧道结随机访问存储器体系结构，其中存储器单元阵列包含多个分离开的存储器单元基准列，各个存储器单元基准列提供基准信号输出，输出电路被连接以便比较各个基准列的第一侧上的多个全局线路的数据输出信号与基准信号，和各个基准列的各个基准列的第二侧上的多个全局线路，并且比较各个基准列的第二侧上的多个全局线路的数据输出信号与基准信号。
9.一种磁隧道结随机访问存储器体系结构，包括按行和列排列的存储器单元阵列，各个存储器单元包含并联的磁隧道结和控制晶体管，各个控制晶体管包含控制端子；存储器单元阵列，包含多个列，各个列包含被连接到控制电路的全局位线，各个列还包含多个存储器单元组，各个组包含串联在全局位线和基准电压之间的多个存储器单元以形成局部位线，其中各个局部位线包含控制晶体管；存储器单元基准列，包含全局位线和局部位线，被连接以提供基准信号输出；和输出电路，包含第一和第二比较器电路，第一和第二比较器电路均具有被连接以接收基准信号输出的第一输入端子，和被连接以接收来自基准列各个相对端上的至少一个全局位线的数据输出信号的第二输入端子，第一比较器电路比较来自基准列一端上的全局位线的数据输出信号与基准信号输出，第二比较器电路比较来自基准列相对端上的全局位线的数据输出信号与基准信号输出。
10.一种磁隧道结随机访问存储器体系结构，包括按行和列排列的存储器单元阵列，各个存储器单元包含并联的磁隧道结和控制晶体管，各个控制晶体管包含控制端子；存储器单元阵列，包含多个存储器单元列，各个列包含被连接到控制电路的全局位线，各个列还包含多个存储器单元组，各个组包含串联在全局位线和基准电压之间的多个存储器单元以形成局部位线，其中各个局部位线包含控制晶体管；存储器单元列中的一个，连接成基准列，包含全局位线和局部位线，基准列还被连接以便从基准列的选定局部位线提供基准信号输出；局部位线中的按行排列的控制晶体管，各个控制晶体管包含控制端子，各个行的控制晶体管具有选择线，选择线连接到行中的各个控制晶体管的控制端子和控制电路，以选择各个全局位线和基准列的局部位线；和输出电路，包含第一和第二比较器电路，第一和第二比较器电路均具有被连接以接收基准信号输出的第一输入端子，和被连接以接收来自基准列各个相对端上的至少一个全局位线的数据输出信号的第二输入端子，第一比较器电路比较来自基准列一端上的全局位线的数据输出信号与基准信号输出，第二比较器电路比较来自基准列相对端上的全局位线的数据输出信号与基准信号输出。
11.一种磁隧道结随机访问存储器体系结构，包括按行和列排列的存储器单元阵列，各个存储器单元包含并联的磁隧道结和控制晶体管，各个控制晶体管包含控制端子；存储器单元阵列，包含多个存储器单元列，各个列包含被连接到控制电路的全局位线，各个列还包含多个存储器单元组，各个组包含串联在全局位线和基准电压之间的多个存储器单元以形成局部位线，其中各个局部位线包含控制晶体管；局部位线中的按行排列的控制晶体管，各个控制晶体管包含控制端子，各个行的控制晶体管具有选择线，选择线连接到行中的各个控制晶体管的控制端子和控制电路，以选择各个全局位线的局部位线；和包含列选电路和差动比较器电路的输出电路，差动比较器电路具有第一输入端子和第二输入端子，第一输入端子通过列选电路连接以接收来自第一全局位线的第一数据输出信号，第二输入端子通过列选电路连接以接收来自第二全局位线的第二数据输出，比较器电路差动比较第一和第二数据输出信号。
全文摘要
一种磁隧道结随机访问存储器体系结构，其中存储器单元阵列(18)按行和列(15)排列，各个存储器单元包含并联的磁隧道结(20、22、24、26)和控制晶体管(21、23、25、27)。控制线(WL)被连接到控制晶体管行中各个控制晶体管的栅极，延伸以邻近各个磁隧道结的金属编程线路(36－39)通过通孔按照分离开的间隔被连接到控制线。此外，各个列中的存储器单元组(16、17)串联以形成局部位线，局部位线并联到全局位线(19)。通过使用中央定位的列提供基准信号，读取串并行结构，并且将来自基准列的各侧上的列的数据与基准信号相比较，或者差动比较接近的2个列。
文档编号H01L43/08GK1524269SQ01815003
公开日2004年8月25日 申请日期2001年8月24日 优先权日2000年8月28日
发明者彼得·K·纳吉, 马克·德和雷拉, 马克·杜尔拉姆, 彼得 K 纳吉, 德和雷拉, 杜尔拉姆 申请人:摩托罗拉公司