专利名称：超薄堆叠构装元件的制作方法
技术领域：
本发明有关半导体堆叠构装元件，特别是有关于堆叠多芯片构装元件。
(2)背景技术为了将芯片与其他的电路进行界面连接，一般情形下会将芯片安装入一导线架(1ead-frame paddle)或是多芯片载板(multi-chip module substrate)中。
在许多情形中，对于整合相同或不同功能的芯片在单一芯片而言，多芯片元件的构装较为快速且成本较低。现行的多芯片模式结构包括一可将各个分离的元件直接相连的印刷电路板基板；此种技术的优点在于可以增加电路密度；电路密度的增加可以改善信号延迟速度与减少整体元件的重量。当集成电路密度以极快的速率在增加时，内连接密度成为尺寸缩小化的重要因素。
美国专利5,721,452揭示一种偏置芯片堆叠安排，其有一上方芯片，此上方芯片的宽度小于下方芯片相反两侧连接垫之间的长度。在一或多个枕垫上，上方芯片悬放在下方芯片的上面，并且与下方芯片旋转一个角度。当芯片以这样的方式固定住，则整个构装以相同的步骤进行打线制程。
另外，美国专利5,998,864揭示另一种偏置芯片堆叠安排，其所有的芯片的主动面朝下，再经由导体连接至基板上。而美国专利5,886,412的堆叠芯片采用打线技术，并在底板上有一凹槽放置下芯片，所有堆叠芯片的主动面朝上，以降低整体封装胶体高度。
(3)发明内容本发明的一目的是提供一种超薄型堆叠封装，此封装的芯片以主动面对主动面偏置堆叠，并运用焊线技术或是凸块技术连接，以减少整体堆叠厚度。
本发明的的另一目的在于提供半导体堆叠构装元件，利用底板的凹槽或底板的金属凸块来增加制程的可行性，并降低此半导体堆叠构装元件的封装整体厚度。
根据以上所述的目的，本发明提供一种堆叠多芯片元件，它包括一具有凹槽或金属凸块的载板；下芯片的背面固定于凹槽中或载板上，下芯片的主动面包括由一组延长导体连接至载板的打线焊垫；上芯片的主动面朝向下芯片的主动面，并且偏置堆叠在下芯片之上，以暴露出所有的打线焊垫。上芯片的打线焊垫藉由金属凸块(bumpers)连接至载板或是与载板上的金属凸块以回焊技术或利用异方性导电胶相连接。
为进一步说明本发明的目的、结构特点和效果，以下将结合附图对本发明进行详细的描述。
(4)
图1A至图1C为本发明的实施例的平面示意图，用以说明上下方芯片的各种交错偏置堆叠排列方式。
图1D至图1E为本发明的实施例的若干平面示意图，用以说明上下方芯片的各种偏置堆叠排列方式。
图2A至图2C为本发明的实施例的若干剖面示意图，用以说明载板与上下方芯片的内连接方式。
图3A至图3B为本发明的实施例的若干剖面示意图，用以说明载板与上下方芯片的内连接方式。
图4A至图4C为应用本发明的各种不同半导体堆叠构装元件。
图5为本发明的上方芯片与载板间另一种内连接方法的剖面示意图。
(5)具体实施方式
当本发明以如下的实施例详细描述时，熟悉此领域的人士应有所认知本发明在不脱离所提出的专利保护范围的情况下，允许有若干的修正与替换。所运用来揭示的结构或方法并不仅局限于特定的封装元件，还包括其他同等的半导体封装元件，而图示亦是用来加以说明较佳实施例，而非加以限制本本发明的半导体封装元件的不同部分并没有依照尺寸绘图。某些尺度与其他相关尺度相比已经被夸张，以提供更清楚的描述和本发明的理解。另外，虽然在此所示的实施例是以具有宽度与深度在不同阶段的二维中显示，应该很清楚地了解到所显示的区域只是封装元件的一部份，其中可能包含许多在三维空间中排列的元件。相对地，在制造实际的元件时，图示的区域具有三维的长度，宽度与高度。
本发明提供一种堆叠多芯片元件，包括一具有凹槽或金属凸块的载板。下芯片的背面固定于凹槽中或载板上，下芯片的主动面包括由一组延长导体连接至载板的打线焊垫；上芯片的主动面朝向下芯片的主动面，并且偏置堆叠在下芯片之上，以暴露出所有的打线焊垫；上芯片的打线焊垫藉由金属凸块(bumpers)连接至载板或是与载板上的金属凸块以回焊技术或异方性导电胶相连接。其中载板的金属凸块亦可以是基板上包括线路布局的长条形连接突起，长条形上其连接端布局与芯片上的焊垫是相对应的。
第一个实施例的多芯片元件包括一载板5，其中包括一或多个在Z轴方向上的多芯片堆叠。为了便于解释，参照图1，一载板5置于XY平面，而芯片堆叠则是往上向Z轴方向延伸。虽然如此，本发明并不局限于如此的方位安排，堆叠芯片也可于X或Y方向上延伸，如同在其他方向上延伸。因此，所使用的方位形容词句，例如上、下、下方、上方等等，主要是为了方便说明，而不是用来限制本发明的范围。
首先参照图1A，一下方第一芯片10有一背面(back surface)朝下面对载板5，并有一打线面或主动面(bonding surface or active surface)朝上。上述的载板5可以包含陶瓷基板、有机材料基板或其组合。下方第一芯片10的背面可利用液态非导电性物质或是固态薄膜黏着固定在载板5上。另外，打线面包括许多的打线焊垫13比邻排列于相反侧边上。一上方第二芯片11亦具有一背面(back surface)朝上，并有一打线面朝下面对下方第一芯片10。这样，上方第二芯片11的多个打线焊垫14向下朝向载板5，且彼此相邻排列于相反的侧边。
另外，上方第二芯片11相对于下方第一芯片10呈一交错(cross)偏置角度″A″放置(offset)，此偏置角度″A″可确保向上打线焊垫13与向下打线焊垫14彼此不会互相干扰；偏置角度″A″为介于下方第一芯片10的长度中心线(longitudinal centerline)″t″与上方第二芯片11的长度中心线″t1″之间的夹角；上方第二芯片11的角度旋转在一平行下方第一芯片10的打线面15的平面上进行。这样，对于下方第一芯片10而言，两个包括向上打线焊垫13的侧边部分(edge portion)被暴露出来，且由上方第二芯片11将两侧边部分彼此分开。对于上方第二芯片11而言，如同下方第一芯片10，两个包括向上打线焊垫14的侧边部分被暴露出来，且由下方第一芯片10将两侧边部分彼此分开。
如图1B所示，其中上方第二芯片11相应特定设计或需要而旋转一偏置角度。当然，下方第一芯片10的向上打线焊垫13与上方第二芯片11的向下打线焊垫14彼此不会互相干扰。如图1C，若干下方第一芯片10彼此相邻放置在载板5上，而若干上方第二芯片11彼此相邻放置在那些下方第一芯片10上。上方第二芯片11的宽度总和比任一下方第一芯片10的长度小，这样使得那些下方第一芯片10的打线焊垫不会和那些上方第二芯片11的打线焊垫互相干扰。与本发明的第一个实施例相同，所有的下方第一芯片10的背面朝下面对载板5，并且打线面朝上；所有的上方第二芯片11的背面朝上，打线面朝下面对下方第一芯片。另外，这些下方第一芯片10与上方第二芯片11的尺寸与几何形状和第一个实施例中的所有芯片类似。
而对于芯片之间的内连接，有两种方法可以应用，对于不同堆叠层级(stack levels)的两芯片之间，若无信号的传递时，可利用构装使用的黏着材料做为上下芯片的黏结。另一方面，如果不同堆叠层级的两芯片之间，若有信号的传递时，可利用重新布局技术(redistribution)与覆晶技术(flip-chip)，结合表面黏着技术(Surface Mount Technology，SMT)，应用在两芯片的内连接之间。本发明的芯片安排，不会局限于芯片必须有相同的尺寸或几何形状，只要任一芯片的打线焊垫不会干扰其他芯片的打线焊垫。
图1D为本发明的另一个实施例。对于载板5上的下方第一芯片10而言，上方第二芯片11在一方向上偏置放置。下方第一芯片10与上方第二芯片11的几何形状与大小几乎相同，上方第二芯片11这样地在一方向上偏移(shift)偏置放置，使得打线焊垫的一侧边部分暴露出来；暴露出来的侧边部分为一矩形，并包括打线焊垫13。与下方第一芯片10的几何形状及大小相同的上方第二芯片11，亦暴露出包括向下打线焊垫14的一矩形侧边部分。当然，当上方第二芯片的尺寸大于下方第一芯片(图上未示出)，这样使得上方第二芯片被暴露出的侧边部分为一U形形状，而下方第一芯片被暴露出的侧边部分则为一矩形。下方第一芯片的向上打线焊垫可以被分布在矩形被暴露出的侧边部分；而上方第二芯片的向下打线焊垫则可被分布在U形暴露出的侧边部分。
图1E为本发明的又一个实施例，对于载板5上的下方第一芯片10而言，上方第二芯片11在两方向上偏移偏置放置。下方第一芯片10被暴露出一L形形状的侧边部分，其上分布着打线焊垫13；而上方第二芯片11被暴露出一L形的侧边部分，其上分布着打线焊垫14。
图2A为本发明的图1A实施例的第一下方芯片连接的剖面示意图。以求简化起见，此上方芯片的内连接并没有显示于图上。参照图2A，下方第一芯片10位于载板5的一凹槽中，凹槽的深度可视需要而定，在图2A上，凹槽的深度略小于下方第一芯片10的厚度，然而本发明并不局限于此范围。本发明的载板上的凹槽，除了可降低封装元件的整体高度外，亦便利上方第二芯片的与基板的内连接制程。
下方第一芯片10的背面以液态非导电胶或固态胶膜(film)黏着于载板5的凹槽中。在本发明中，下方第一芯片10的打线焊垫13以打线(wire bonding)技术连接的方式，藉由许多的金属连线17连接至载板5。为降低整体封装高度，金属连线17的弧高可以控制于上方第二芯片11的高度以内。另外，下方第一芯片10的内连接方式亦可利用其他传统的内连接方式，例如以卷带自动结合法(Tape Automatic Bonding，TAB or Tape Carrier Packaging，TCP)、导线架(lead-frame)固定的内连接方式等等。
图2B为根据图2A中的上方芯片内连接的剖面示意图。必须要注意的是，此内连接方法可是用于本发明其他的实施例，例如图1B至图1E。另一方面，为求简化起见，因此，位于载板5凹槽中的下方芯片的内连接并没有显示于图上。在本发明中，上方第二芯片11的主动面，以液态非导电性胶或是固态胶膜，黏着于下方第一芯片10的主动面。另外，上方第二芯片11的打线焊垫14，藉由预先以打线技术(wire bond)或以晶片凸块技术(wafer bumping)形成金属凸块18(stud bumper)，如金凸块(gold bumper)与锡铅凸块(solderbumper)，再连接至载板5；特别要强调的是，下方第一芯片10与上方第二芯片11面对面的安排有许多的优点，例如上方第二芯片11的连接上不需要考虑焊线弧高的因素；加上下方第一芯片10放置于载板5的凹槽中，因此，显著地降低了整体的堆叠高度。
图2C为根据图2A中的上方芯片与载板的剖面示意图。在此实施例中，为增加上方第二芯片11与载板5之间的可靠度，亦可填充(underfill)液态非导电性胶16于上方第二芯片11与载板5之间，并包覆打线焊垫14与金属凸块18。
图3A为本发明的上方芯片与载板间另一种内连接的剖面示意图。此一实施例中，上方第二芯片11的主动面，以液态非导电性胶或是固态胶膜黏着于下方第一芯片10的主动面。上方第二芯片11的打线焊垫14，预先以打线技术(wire bond)或以晶片凸块技术(wafer bumping)形成金属凸块18(studbumper)，如金凸块(gold bumper)与锡铅凸块(solder bumper)。而为提高制程上的可行性与便利性，在没有凹槽放置下方第一芯片情形下，载板5对应于打线焊垫14的位置上，以打线技术(wire bond)或以覆晶凸块技术(bumping)形成金属凸块19，如金凸块，锡球(solder ball)，或是锡铅凸块。接着，利用回焊(reflow)直接将金属凸块18与金属凸块19连接；或是利用异方性导电胶(Anti-tropic Conductive Film，ACF)，将金属凸块18与金属凸块19连接。另外，如图3B所示，为增加上方第二芯片11与载板5之间的可靠度，亦可填充液态非导电性胶21于金属凸块18与金属凸块19周围。
图4A至图4C为根据本发明各种封装元件的剖面示意图。图4A显示根据本发明图1D的实施例的一堆叠芯片封装(stacked chip scale package，CSP)。一堆叠单元包括下方第一芯片10与上方第二芯片11，此堆叠单元周围被包覆以一封胶(molding compound)40于载板5的一侧。在实施例中上方第二芯片11与下方第一芯片10之间以液态非导电性胶39(或是固态导电胶膜)黏着。在载板5的另一侧的下有若干的锡球41。值得注意的是，在载板5上的封胶40的高度可以高于、或几乎与堆叠芯片的高度总和相同，这样可以缩小整体堆叠芯片级封装的尺寸；另外，在载板5上的堆叠单元的安排可以调整，以降低在X-Y平面上的尺寸。图4B所示为根据本发明的应用构装元件。在载板5上的一侧有若干的堆叠单元，而载板5上的另一侧则是锡球41。所有的下方第一芯片10与上方第二芯片11都被封胶40所包覆。图4C所示则为根据本发明的高密度存储卡(high density memory card)。在载板5上的两侧皆有若干的堆叠芯片元件。
图5为本发明的上方芯片与载板间另一种内连接方法的剖面示意图。此一实施例中，亦设有凹槽放置下方第一芯片10，而是在载板5对应于打线焊垫14的位置上形成平行排列的长条形连接突起20，在长条形连接突起20内可包括载板5的线路布局23。利用液态非导电胶或是固态胶膜，将下方第一芯片10固定于两长条形连接突起20之间的载板5的表面。接着，如同上述的实施例，上方第二芯片11的打线焊垫14，藉由预先以打线技术(wire bond)或以晶片凸块技术(wafer bumping)形成金属凸块18(stud bumper)，如金凸块(gold bumper)与锡铅凸块(solder bumper)，再与载板5的长条形连接突起20连接。
当然，本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，而并非用作为对本发明的限定，只要在本发明的实质精神范围内，对以上所述实施例的变化、变型都将落在本发明权利要求书的范围内。
权利要求
1.一种芯片堆叠元件，其特征在于，包括一载板具有至少一凹槽于该载板上；一第一芯片具有一第一背面及一第一主动面，该第一芯片以该第一背面固定于该凹槽中，该第一主动面包括多个第一焊垫，该第一焊垫藉由一第一组导体连接至该载板；及一第二芯片具有一第二背面及包括多个第二焊垫的一第二主动面，且该第二芯片以该第二主动面朝向该第一芯片的该第一主动面，并且经旋转偏置堆叠在该第一主动面上，以暴露出该第一主动面上的该第一焊垫与该第二主动面上的该第二焊垫，该第二焊垫藉由一第二组导体连接至该载板。
2.如权利要求1所述的芯片堆叠元件，其特征在于，所述第二芯片从该第一芯片以一方向偏置堆叠固定，以暴露出具有该第一焊垫的一矩形侧边部分与具有该第二焊垫的一矩形侧边部分。
3.如权利要求1所述的芯片堆叠元件，其特征在于，所述第二芯片从该第一芯片以两方向偏置堆叠固定，以暴露出具有该第一焊垫的一L形侧边部分与具有该第二焊垫的一L形侧边部分。
4.如权利要求1所述的芯片堆叠元件，其特征在于，所述第二芯片在一大致平行该第一芯片的该第一主动面的一平面上旋转堆叠固定，以暴露出具有该第一焊垫的两侧边部分与具有该第二焊垫的两侧边部分。
5.如权利要求1所述的芯片堆叠元件，其特征在于，所述载板是陶瓷基板、有机材料基板或其组合。
6.如权利要求1所述的芯片堆叠元件，其特征在于，该第一组导体是以打线制程技术所形成的金属焊线。
7.如权利要求1所述的芯片堆叠元件，其特征在于，该第一组导体是金属凸块与可挠性导线的组合。
8.如权利要求1所述的芯片堆叠元件，其特征在于，该第一组导体是金属凸块与金属导线架引脚的组合。
9.如权利要求1所述的芯片堆叠元件，其特征在于，所述第二组导体是以打线制程技术所形成的金属凸块。
10.如权利要求1所述的芯片堆叠元件，其特征在于，所述第二组导体是以晶片凸块制程技术所形成的金属凸块。
11.如权利要求1所述的芯片堆叠元件，其特征在于，还包括一液态非导电性胶，包覆于该第一芯片的该第一主动面上的该第一焊垫、该第一组导体与该载板之间。
12.如权利要求1所述的芯片堆叠元件，其特征在于，还包括一液态非导电性胶，填充于该第二芯片的该第二主动面、该第二组导体与该载板之间。
13.一种芯片堆叠元件，其特征在于，包括一载板具有多个第一金属凸块于该载板上；一第一芯片具有一第一背面及一第一主动面，该第一主动面包括多个第一焊垫，该第一焊垫藉由一第一组导体连接至该载板；及一第二芯片具有一第二背面及包括多个第二焊垫的一第二主动面，且该第二芯片以该第二主动面朝向该第一芯片的第一主动面，并且经旋转偏置堆叠固定于该第一主动面上，以暴露出该第一主动面上的该第一焊垫与该第二主动面上的该第二焊垫，每一该第二焊垫的位置对应至每一该第一金属凸块的位置，该第二焊垫藉由一第二组导体连接至该第一金属凸块。
14.如权利要求13所述的芯片堆叠元件，其特征在于，所述第二芯片从该第一芯片以一方向偏置堆叠固定，以暴露出具有该第一焊垫的一矩形侧边部分与该第二焊垫的一矩形侧边部分。
15.如权利要求13所述的芯片堆叠元件，其特征在于，所述第二芯片从该第一芯片以两方向偏置堆叠固定，以暴露出具有该第一焊垫的一L形侧边部分与该第二焊垫的一L形侧边部分。
16.如权利要求13所述的芯片堆叠元件，其特征在于，所述第二芯片在一大致平行该第一芯片的该第一主动面的一平面上旋转堆叠固定，以暴露出具有该第一焊垫的两侧边部分与该第二焊垫的两侧边部分。
17.如权利要求13所述的芯片堆叠元件，其特征在于，所述载板是陶瓷基板、有机材料基板或其组合。
18.如权利要求13所述的芯片堆叠元件，其特征在于，所述第一组导体是以打线制程技术所形成的金属焊线。
19.如权利要求13所述的芯片堆叠元件，其特征在于，所述第一组导体是金属凸块与可挠性导线的组合。
20.如权利要求13所述的芯片堆叠元件，其特征在于，所述第一组导体是金属凸块与金属导线架引脚的组合。
21.如权利要求13所述的芯片堆叠元件，其特征在于，所述第二组导体是以打线制程技术所形成的金属凸块。
22.如权利要求13所述的芯片堆叠元件，其特征在于，所述第二组导体是以晶片凸块制程技术所形成的金属凸块。
23.如权利要求13所述的芯片堆叠元件，其特征在于，所述第一金属凸块是锡铅凸块。
24.如权利要求13所述的芯片堆叠元件，其特征在于，所述第一金属凸块是锡球。
25.如权利要求13所述的芯片堆叠元件，其特征在于，还包括一液态非导电性胶，包覆于该第一芯片主动面上的该第一打线焊垫、该第一组导体与该载板之间。
26.如权利要求13所述的芯片堆叠元件，其特征在于，还包括一液态非导电性胶，填充于该第二芯片主动面、该第二组导体、该第一金属凸块与该载板之间。
27.如权利要求13所述的芯片堆叠元件，其特征在于，所述第二组导体与该第一金属凸块是以回焊技术相连接。
28.如权利要求13所述的芯片堆叠元件，其特征在于，所述第二组导体与该第一金属凸块是以一异方性导电性胶相连接。
全文摘要
本发明提供一种堆叠多芯片元件，包括一具有凹槽或金属凸块的载板。下芯片的背面固定于凹槽中或载板上，下芯片的主动面包括由一组延长导体连接至载板的打线焊垫。上芯片的主动面朝向下芯片的主动面，并且偏置堆叠在下芯片之上，以暴露出所有芯片上的打线焊垫。上芯片的打线焊垫藉由金属凸块(bumpers)连接至载板，或是与载板上的金属凸块以回焊(reflow)技术或异方性导电胶相连接。
文档编号H01L23/02GK1472807SQ02127839
公开日2004年2月4日 申请日期2002年7月31日 优先权日2002年7月31日
发明者蔡振荣, 李睿中, 林志文 申请人:旺宏电子股份有限公司