专利名称：以导线架为芯片承载件的覆晶式半导体封装件的制作方法
技术领域：
本发明是关于一种半导体封装件及其制法，特别是关于一种以导线架为芯片承载件的覆晶式半导体封装件及其制法。
背景技术：
以导线架(Lead Frame)为芯片承载件(Chip Carrier)的半导体封装件，是将芯片粘设于芯片座(Die Pad)，再借由焊线(Bonding Wires)将芯片座上的芯片电性连接至管脚(Lead)，或直接将芯片粘设于管脚的一延长部分，再以焊线将芯片电性连接至管脚。该种半导体封装方式的电性品质会因打线距离长而下降，且于模压制程中，线弧(WireLoop)容易受到模流冲击产生打线偏移或倾倒(Wire Sweeping orSagging)，使相邻线弧碰触而发生短路。另封装件整体的高度也会受限于线弧高度(Loop Height)而无法有效降低，不能满足市场上对封装件轻薄短小的需求。
而覆晶(Flip Chip)式半导体封装技术是适应电子产品轻薄短小的开发趋势，使得现今半导体装置朝向高性能及高度集成化而发展出的先进半导体封装技术。它与一般非覆晶式的半导体封装结构最大的不同点即在于所封装的芯片是将其布设有电子组件及电子电路的作用面以倒置的方式，借由焊接于芯片焊垫(Bonding Pad)上的焊锡凸块(Solder Bump)焊接至如基板的芯片承载件上，而使芯片接置于并电性连接至芯片承载件上。此种封装方式提供的电性品质较打线方式优异，并可避免打线方式所产生的问题。但该芯片焊垫上接设的焊锡凸块，一般是由低熔点的如锡63/铅37合金等软质金属制成，回焊至芯片承载件时，往往产生难以控制的焊料塌陷(Collapse)高度的问题，使焊锡凸块无法抵抗芯片与芯片承载件间因热膨胀系数的差异(CETDismatch)所产生的热应力，而造成其与芯片承载件间的焊接失效，致使芯片与芯片承载件间的电性连接不完整；且该制程的精密要求度高，成本因而大幅增加，一般仅适用于高价产品，而不适用于以导线架为芯片承载件的产品例如DRAM或SRAM等，使得以导线架为芯片承载件的半导体装置仍无法在兼顾降低成本及提高优良率的条件下有效改善关于线弧及打线所产生的相关问题。
为解决上述问题，美国专利第5,331,235号提出以导线架为芯片承载件运用覆晶技术电性连接芯片与芯片承载件的半导体封装件。如附图1所示，该封装件包括至少两个分别焊设有焊锡凸块33及35的半导体芯片32及34，此两芯片32及34是分别以作用面相对的方式使用带式自动焊接(Tape Automated Bonding，TAB)技术，将凸块33及35热压接于胶片31上后，再将胶片31电性连接至导线架37。然而，该种带式自动焊接胶片电性连接芯片与导线架的结构，会因带式自动焊接胶片的使用而导致封装成本的提高，且该种半导体封装件仅使用带式自动焊接的热压接技术，结合覆晶技术于导线架与芯片的电性连接，将数个半导体芯片包覆于封装件内，使其封装体积最小化，但并未解决焊锡凸块在回焊时，因焊料湿润而发生焊锡凸块塌陷过度而导致接合失败的问题。为有效解决焊锡凸块与管脚的焊接问题，发明于美国专利第6,184,573号案的半导体封装件即提出一种于管脚上涂覆有拒焊剂(Solder Mask)的结构，如附图2所示，该种半导体封装件的管脚27上涂覆有拒焊剂26后，于是在对应于芯片21及22焊接有焊锡凸块24及25处形成有开孔260，以供芯片21及22上的焊锡凸块24及25植入，在回焊处理时，焊锡凸块24及25会为开孔260所限制而不致因焊料湿润管脚而有塌陷过度的问题，并借开孔260控制焊锡凸块24及25的塌陷高度；但该制程中，将拒焊剂26涂覆(Coating)于管脚27上并形成开孔的制程复杂且成本高，对于简化制程及降低成本并无改善，所适用的产品仍然受到限制。
为确保焊锡凸块与芯片承载件间的电性连接不致因焊锡凸块在回焊作业时塌陷过度而失败，另有业内从士采用高含铅量的金属焊料制成的焊锡凸块，该种高含铅量的金属焊料制成的焊锡凸块成本甚高，并不符经济效益，故仍未能有效解决前述的诸项问题。
发明内容
本发明的一目的即在提供一种以导线架为芯片承载件而可避免芯片与导线架间有电性连接失败的状况发生的覆晶式半导体封装件。
本发明的另一目的则在提供一种以导线架为芯片承载件，以低成本的方式有效避免芯片上的焊锡凸块完全湿润于导线架上的覆晶式半导体封装件及其制法。
为达成上述及其它目的，本发明的半导体封装件是包括至少一具有若干个焊锡凸块的芯片；一具有若干管脚的导线架，并于各管脚上的适当位置处设置一止挡件，以由该止挡件与管脚的端部间形成一焊接区，供芯片的焊锡凸块焊接其上而使芯片与该导线架电性连接；以及一用以包覆该芯片、焊锡凸块、以及部份的管脚的封装胶体。
该用以定义焊锡凸块的塌陷高度以防止焊锡凸块完全湿润于导线架上的止挡件，可为聚酰亚胺胶片(Polyimide Tape)，或以丝网印刷方式涂布的由拒焊剂构成的拦坝(Dam)，以能有效控制焊锡凸块的塌陷高度，避免焊锡凸块焊接至管脚上时，发生焊锡凸块完全湿润于管脚上而导致两者焊接失败的问题。
借由本发明的止挡件的形成，使本发明芯片使用的焊锡凸块毋须使用成本高于一般共融合金(Eutectic Alloy)两倍以上的高含铅量金属焊料，或前述的现有拒焊剂的防焊处理，从而可有效控制焊锡凸块的塌陷高度，以避免焊锡凸块与导线架的电性连接失败的问题发生。
为进一步增进焊锡凸块与管脚的电性连接，可于该内管脚部位在止挡件与导线架的内管脚部的端部间的部位上形成有凹槽(Recess)或突起(Protrusion)。该凹槽或突起的形成，可采用现有的冲压(Punching)或蚀刻(Etching)方式来完成，且其形状或大小无特定限制，只要能有效增加焊锡凸块与管脚的接合面积即可。
本发明的半导体封装件的制法则包括下列步骤准备一导线架，其具有若干个管脚；于各该管脚部上的适当处设置一止挡件，以使该管脚上位于该止挡件与管脚的端部间形成一焊接区；令一焊设有多条焊锡凸块的芯片接置至该导线架上，其接置方式是使该芯片的焊锡凸块焊接至管脚的焊接区上，以使该芯片与管脚电性连接；以及形成一封装胶体以包覆该芯片、焊锡凸块、以及管脚的一部份。
以下以较佳实施例配合附图进一步详述本发明的特点及功效附图1是为现有的以导线架为芯片承载件的覆晶式半导体封装件的剖视图；附图2是另一现有的以导线架为芯片承载件的覆晶式半导体封装件的剖视图；附图3是本发明第一实施例的半导体封装件的剖视图；附图4A至附图4D是本发明第一实施例的半导体封装件的制造流程图；附图5是本发明第二实施例的半导体封装件的剖视图；附图6是本发明第三实施例的半导体封装件的剖视图；
附图7是本发明第四实施例的半导体封装件的剖视图；附图8是本发明第五实施例的半导体封装件的剖视图。
具体实施例方式
实施例1如附图3所示为本发明第一实施例的以导线架为芯片承载件的覆晶式半导体封装件剖面图。
如图所示，本发明第一实施例的半导体封装件3主要是由一芯片30，供该芯片30接置的导线架31以及用以包覆该芯片30及导线架31的一部份的封装胶体32所构成。
该芯片30于其形成有电子组件及电子电路的作用表面上，以现有的焊接方式焊接有多条焊锡凸块33，以使该芯片30借该焊锡凸块33与导线架31接连，而令该芯片30与导线架31形成覆晶式连接结构。
该导线架31是具有多条管脚310，每一管脚310由封装胶体32所包覆的内管脚311及外露出该封装胶体32的外管脚312所构成。各该内管脚311并具有一端部313，且各端部313间均相隔一预定距离。在该内管脚311供芯片30接置的表面上且近靠该端部313的适当处则粘置有一聚酰亚胺胶片314，以在该内管脚311供芯片30接置的表面上于其端部313与胶片314间形成一焊接区315，供该焊锡凸块33借回焊技术焊接至该焊接区315上，而使该芯片30借该焊锡凸块33与导线架31的管脚310电性连接。该焊锡凸块33由于受到该胶片314的阻挡，其在回焊作业中湿润至内管脚311上的区域仅会局限于该焊接区315，而不致扩及内管脚311于该焊接区315外的区域上，故不会有焊锡凸块33完全湿润于内管脚311上而使其与内管脚311的焊接失败的问题发生；同时，该胶片314具有一预定的高度，以在该芯片30借该焊锡凸块33电性连接至导线架31上后，足以控制该焊锡凸块33塌陷的高度，而可避免发生焊锡凸块33的塌陷过度的问题。
此外，该胶片314的也可由拒焊剂或其它适当的材质制成的止挡件取代，使该止挡件可借现有的印刷方式或涂布方式敷设于内管脚311上的适当处，借该止挡件的设置，可有效阻挡焊锡凸块33湿润至焊接区315外的区域上，以确保焊锡凸块33有足够的塌陷高度以抵抗芯片30与导线架31因热膨胀系数的差异所引发的热应力，从而得确保与管脚310的良好电性连接。
如附图4A至附图4D所示为本发明第一实施例的半导体封装件3的封装制程的示意图。
在制作上，如附图4A中所示，准备一不具芯片座(Die Pad)而仅由多条管脚310构成的导线架31。如图所示为一双边排列式(Dual-in-Line Type)的导线架，以对应一焊垫为双边排列式芯片的使用，若芯片为一周边焊垫式者，则该导线架31也可以是四边排列式(Quad Flat Type)者。各管脚310具有一内管脚311及一外管脚312，该内管脚311并具有一端部313。
如附图4B所示，将一聚酰亚胺胶片314粘贴至内管脚311上的预设处，以在该内管脚311粘贴有胶片314的表面上于该胶片314与端部313间形成一焊接区315。
如附图4C所示，将一焊接有多条焊锡凸块33的芯片30以焊接该焊锡凸块33的表面朝下的方式接置至该导线架31的管脚310上。其接置的方式乃使该焊锡凸块33以现有的回焊作业方式焊接至该内管脚311的焊接区315上，使该芯片30借焊锡凸块33与管脚310进行电性连接。如前所述，由于有胶片314的设置，焊锡凸块33于溃缩而塌陷后会因胶片314的阻挡而仅湿润于焊接区315上，不致扩及至管脚310于焊接区315外的其它区域，故可确保焊锡凸块33与管脚310的电性连接品质。
如附图4D所示，芯片30借焊锡凸块33与管脚310电性连接后，即进行模压作业以将该芯片30、焊锡凸块33及管脚310的内管脚311包覆于一以封装树脂形成的封装胶体32中，使芯片30与外界密封隔离，可防止外界空气或异物侵入半导体封装件3的内部。
形成该封装胶体32之后的后续制程，如烘烤(Curing)、盖印(Marking)、去渣/成型(Trim/Form)及切单(Singulation)等，俱为现有步骤，故在此不另文赘述。
实施例2如附图5所示，本发明第二实施例的半导体封装件5是大致相同于前述的第一实施例，其不同之处在于该半导体封装件5的管脚510的上、下表面上是分别粘贴有胶片514a及514b，以由胶片514a与管脚510的端部513间及胶片514b与端部513间分别于该管脚510的上、下表面上形成焊接区515a及515b，供一上芯片50a上所植接的多条焊锡凸块53a借回焊作业焊接至焊接区515a上，以电性连接芯片50a至管脚510上，及供一下芯片50b上所植接的多条焊锡凸块53b借回焊作业焊接至焊接区515b上，以电性连接芯片50b至管脚510上，而使半导体封装件5成为多芯片的结构。由于无论管脚510的上表面或下表面上所焊接的焊锡凸块均为胶片514a及514b所限制于焊接区515a及515b内，故不会出现焊锡凸块因塌陷过度而导致与管脚间的电性连接失败的状况。
实施例3如附图6所示，本发明第三实施例的半导体封装件6与前述的第一实施例大致相同，只是为使植设于芯片60上的焊锡凸块63于回焊至管脚610上的焊接区615上时，焊锡凸块63与管脚610的电性连接性获致进一步的控制，该管脚610于焊接区615上还可形成有至少一凹槽616，使焊锡凸块63于湿润时，因凹槽616的形成而增加湿润的接触面积，故能更有效地强化焊锡凸块63与管脚610间的电连接性。
该凹槽616的形状从截面观察，可以是碟形、杯形或锥形，其形状并无特定的限制；再有，其设置的数量也无限制，但可为连续相接连的方式，使得焊接区615的表面不平坦化或粗糙化。
实施例4如附图7所示，本发明第四实施例的半导体封装件7与前述的第一实施例大致相同，还可以冲压或弯折的方式形成至少一突起717，以使该焊锡凸块73在溃缩而塌陷后，该突起717得插入于该焊锡凸块73中，进而强化两者间的连接关系。
同样的，该突起717的设置数量与形状也无特定限制。
实施例5如附图8所示，本发明第五实施例的半导体封装件8与前述的第一实施例大致相同，其不同之处在于，该半导体封装件8为一四方形平面无管脚(Quad Flat Non-leaded，QFN)结构，也就是该管脚810的底面810b是在封装胶体82形成后外露出该封装胶体82，使该管脚810的底面810b直接与外界装置电性连接。管脚810的顶面810a则也供胶片814的贴设，而在该顶面810a上形成一供芯片80上的焊锡凸块83焊接用的焊接区815。
权利要求
1.一种半导体封装件，其特征在于，该半导体封装件是包括至少一接置有若干个焊锡凸块的芯片；一具有若干个管脚的导线架，于各该管脚的适当处上设置有一止挡件，以使该管脚设置有该止挡件的表面上，由该止挡件至管脚的端部间形成一焊接区，供该焊锡凸块焊接至该焊接区上，而令该芯片电性连接至该导线架上；以及一封装胶体，用以包覆该芯片、焊锡凸块、以及管脚的一部份。
2.如权利要求1所述的半导体封装件，其特征在于，该导线架的管脚是部分为该封装胶体所包覆，而另一部分则外露出该封装胶体，以由该管脚外露出封装胶体的部份与外界装置电性连接。
3.如权利要求1所述的半导体封装件，其特征在于，该导线架的管脚的底面是外露出该封装胶体，以由该管脚外露的底面与外界装置电性连接。
4.如权利要求1所述的半导体封装件，其特征在于，该止挡件为胶片。
5.如权利要求1所述的半导体封装件，其特征在于，该止挡件是一以印刷方式涂布于该管脚上的、以树脂材料形成的拦坝。
6.如权利要求1所述的半导体封装件，其特征在于，该焊接区上还形成有至少一凹槽。
7.如权利要求1所述的半导体封装件，其特征在于，该焊接区上还形成有至少一突起。
8.如权利要求1所述的半导体封装件，其特征在于，该焊锡凸块是以回焊作业方式焊接至该管脚的焊接区上。
9.一种半导体封装件的制法，其特征在于，该制法包括下列步骤准备一导线架，其具有若干个管脚；于该管脚的适当处上设置一止挡件，以在该管脚设有止挡件的表面上，在该止挡件与管脚的端部间形成一焊接区；接置一芯片至该导线架上，该芯片上植设有多条焊锡凸块，使该焊锡凸块焊接至对应的管脚的焊接区上，令该芯片借该焊锡凸块与导线架电性连接；以及形成一封装胶体以包覆该芯片、焊锡凸块、以及管脚的一部份。
10.如权利要求9所述的半导体封装件制法，其特征在于，该导线架的管脚是部分为该封装胶体所包覆，而另一部分则外露出该封装胶体，以由该管脚外露出封装胶体的部份与外界装置电性连接。
11.如权利要求9所述的半导体封装件制法，其特征在于，该导线架的管脚的底面是外露出该封装胶体，以由该管脚外露的底面与外界装置电性连接。
12.如权利要求9所述的半导体封装件制法，其特征在于，该止挡件为胶片。
13.如权利要求9所述的半导体封装件制法，其特征在于，该止挡件是一以印刷方式涂布于该管脚上的、以树脂材料形成的拦坝。
14.如权利要求9所述的半导体封装件制法，其特征在于，该焊接区上还形成有至少一凹槽。
15.如权利要求9所述的半导体封装件制法，其特征在于，该焊接区上还形成有至少一突起。
16.如权利要求9所述的半导体封装件制法，其特征在于，该焊锡凸块是以回焊作业方式焊接至该管脚的焊接区上。
全文摘要
一种以导线架为芯片承载件的覆晶式半导体封装件，是在一导线架的多条管脚上分别形成有一止挡件，以在一芯片借多条焊锡凸块接置于该导线架上时，该焊锡凸块是接置于该管脚上、位于止挡件及管脚的端部间的区域，在对该焊锡凸块进行回焊作业而使焊锡凸块湿润(Wetting)于管脚上时，该焊锡凸块塌陷(Collapse)的高度会因该止挡件而得到限制，故借由该止挡件的设置，得控制该焊锡凸块的塌陷高度增加焊锡凸块对芯片与管脚间因热膨胀系数(CTE)不同所产生的应力的抵抗力，从而避免芯片与管脚间发生电性连接不完全的状况。
文档编号H01L23/48GK1466205SQ0214122
公开日2004年1月7日 申请日期2002年7月3日 优先权日2002年7月3日
发明者吴集铨, 黄建屏, 普翰屏 申请人:矽品精密工业股份有限公司