专利名称：芯片运送体用垫及其制造方法
技术领域：
本发明涉及在带式自动焊接(TAB)带等的芯片运送体相互重合时夹在这些芯片运送体间，用于防止半导体芯片的破损的芯片运送体用垫及其制造方法。
背景技术：
带式自动焊接(TAB)带和芯片载置薄膜(Chip on film)带等的芯片运送体，是对长的挠性基材、沿其长度方向将作为LSI等的组成物的半导体芯片按规定间隔配置，对设于各半导体芯片周围的试垫焊上引线。
这种芯片运送体有卷绕于卷绕架而成重合状态的情况。如以单独运送体直接进行这种重合，则半导体芯片相互接触，恐怕会产生半导体芯片本身损伤、以及试垫与引线的损伤。
因此，为了避免产生这种不良情况，以芯片运送体用垫夹于芯片运送体的相互重合之间，来防止半导体芯片相互抵接。
在现有技术中，芯片运送体用垫，有着由对树脂制基片材喷注成形垫突起而一体设置的构造(例如，参照日专利公报特公平8-1916号公报)。即，在前述基片材的宽度方向两缘部沿长度方向按一定间隔预先列设出孔，借以各孔为目标分别喷射以树脂，通过孔向基片材的表背两面附着形成垫突起。
这样，预先在基片材上形成孔，是为了确保垫突起对基片材的固着力。但是，随之而来的，由于做孔工序，增加了麻烦自不待说，另外，必须使喷注树脂与这些孔准确一致地进行，而且还必须准确控制这些喷射喷出的树脂量，非常繁杂。
从而，这些成了瓶颈，使提高芯片运送体用垫的制造效率变得很困难。另外，对于对基片材的垫突起的不同列设间距、或仅在基片材单面上设垫突起等，也难以灵活应对。
发明内容
本发明即是有签于上述事实而提出的，其目的在于提供可容易制造并可提高制造效率、对各种设计变更可灵活应对的芯片运送体用垫及其制造方法。
为达到前述目的，本发明采取了如下的技术手段。
即，本发明的特征在于，它是在使半导体芯片在长的挠性基材上按规定配置保持而成的芯片运送体相互重合时、夹于这些芯片运送体的重合之间使用的芯片运送体用垫，在具有挠性且较长的基片材的至少对着前述芯片运送体的面上，设置另外制作的垫突起，这些垫突起具有形成半导体芯片与基片材间的空隙的突出量、并在基片材的宽度方向两缘部沿长度方向隔开间隔配置。
最好是，前述垫突起具有超过前述半导体芯片的壁厚的突出量。
由此，在芯片运送体用垫重合于芯片运送体间时，在芯片运送体上的半导体芯片与基片材间形成足够大的空隙，半导体芯片与基片材不会接触，可防止对半导体芯片的损坏。
另外，由于与基片材分别制作前述垫，借助相互固着来形成芯片运送体用垫，芯片运送体用垫的制造变得容易，可提高其制造效率。另外对将垫突起安装于任意位置等的设计变更也可灵活应对。
另外本发明的特征还在于，前述垫突起仅设于基片材的一面。
由此，由少量的垫突起形成芯片运送体用垫，可使半导体芯片与基片材不相互接触，防止半导体芯片的破损。
另外，本发明的特征又在于，前述垫突起设于基片材两面，在两面间的设置位置可一致、或不一致。
由此，垫突起可在基片材两面间以相同间距或不同间距配置，可确实形成基片材与芯片运送体间的空隙，可防止半导体芯片与基片材的抵接。
还有，本发明的特征另在于，在前述基片材的一面或两面的整个面上形成低导电层，在该低导电层的宽度方向中途部形成高导电层，由此，在宽度方向两缘部形成低导电区。
这样，芯片运送体上带的静电，经由低导电区流入高导电区，借此可防止半导体芯片带电。
本发明的制造方法的特征在于，它是在使半导体芯片在长的挠性基材上按规定配置保持而成的芯片运送体相互重合时，夹于这些芯片运送体的重合间使用的芯片运送体用垫的制造方法，分别预先制作挠性且较长的基片材、和具有在前述半导体芯片与基片材间形成空隙的突出量的垫突起，而后，在前述基片材的至少对着芯片运送体的面上，在其宽度方向两缘部于长度方向隔开间隔配置固着前述垫突起。
由此，由于分别预先制作基片材与垫突起，再使两者相互固着，故可容易而廉价地制作芯片运送体用垫。
另外，本发明的制造方法的特征还在于，与制作前述基片材的同时或不同时地在基片材的一面或两面的整个面上形成低导电层，而后，在该低导电层的宽度方向中途部形成高导电区，借此在宽度方向两缘部形成低导电区。
由此，可在芯片运送体用垫的基片材的宽度方向中央部形成高导电区、在宽度方向两缘部形成低导电区。
图1是表示芯片运送体用垫的制造方法的一个工序的侧视图。
图2是表示图1接下来的工序的侧视图。
图3是表示芯片运送体用垫的第一实施例的主体图。
图4是图3的侧视图。
图5是表示第一实施例的使用状态的正面剖面图。
图6是表示芯片运送体用垫的第二实施例的侧视图。
图7是表示芯片运送体用垫的第三实施例的侧视图。
图8是表示芯片运送体用垫的第四实施例的立体图。
具体实施例方式
下边借
本发明的最佳实施方式。
图3～5示出了本发明的芯片运送体用垫1的第一实施例。图1、2示出了该芯片运送体用垫1的制造方法的一个工序。
芯片运送体用垫1具有长的基片材2和设于该基片材2上的垫突起3。
详而言之，如图3所示，基片材2形成与带式自动焊接(TAB)带等的芯片运送体5大致同宽的带状。
另外，垫突起3成截头四角锥状，其高度超过前述半导体芯片8膨出的壁厚尺寸。该垫突起3，在基片材2的宽度方向两缘部沿长度方向按一定间隔配列。另外，垫突起3设于基片材2的表里两面，在该表里两面间的垫突起的配置，使芯片运送体5的长度方向与宽度方向两个方向都一致。
基片材2的宽度方向的垫突起3的间隔W，如图5所示，按跨越设于芯片运送体5的半导体芯片8和设于该半导体芯片8的周围的引线9与试垫10的尺寸来设定。
在将芯片运送体5卷绕保持于卷绕架6的情况下，如图5所示，该芯片运送体用垫1被夹于芯片运送体5的重合之间。即，由垫突起3在半导体芯片8与基片材2间形成空隙17，这样可防止在重合状态半导体芯片8相互抵接、和半导体芯片8与基片材2相接触而损坏。
前述芯片运送体用垫1的基片材2与垫突起3，分别经各自独立的制作工序制作。
基片材2由聚对苯二甲酸乙二酯、聚醚酰亚胺、聚酰亚胺等有挠性的合成树脂形成带状，其宽度尺寸形成得与芯片运送体5的宽度尺寸大致相同。在该基片材2上，不需像现有例那样在设垫突起3的预定位置打孔。
另一方面，垫突起3可以与前述基片材2采用相同材料、或聚丙烯、聚缩醛、聚乙烯等具有耐热性与耐药品性的合成树脂为材料，由喷注(包括挤出的与滴下的材料)或从棒状成形品切出的等各种造粒方法分别成形。
作为垫突起3的形状，也不限于截头四角锥形，也可以是截头多角锥形、半球形、圆柱形、多角柱形等。另外，该垫突起3，可以是实心构造，也可以是中空构造。但是，垫突起3的高度尺寸要形成为至少超出芯片运送体5表背面上半导体芯片8膨出的壁厚尺寸的突出量。
另外，如图4所示，垫突起3沿基片材2长度方向的大小M，要形成得比在前述长度方向的垫突起3的间隔(间隙)L大。
由此，即使在与芯片运送体5一起卷绕的芯片运送体用芯片1的垫突起3上下不是正好相对相合的状态下，由于上下一方的垫突起3可跨越其相对的另一方垫突起3、3间(L＜M)配置，故芯片运送体5可很好地以垫突起3进行保持、而防止其嫩菜芽(ヮカメ)状变形。
这样分别制作的垫突起3，在基片材2的两面于宽度方向两缘部且沿长度方向按一定间隔固定，由此形成了芯片运送体用垫1。作为其固定法，有粘结剂粘结、超声波熔化、加热熔化等。
图6表示了本发明的芯片运送体用垫1的第二实施例。
该第二实施例的芯片运送体用垫1与前述第一实施例的不同点在于，仅在基片材2的单面设垫突起3。
像上述这样，在本发明的制造方法中，由于对于基片材2不需形成用于设置垫突起3的孔，本第二实施例这样设置垫突起3的方法变得更为简单。
其他的构成与作用效果，由于与第一实施例大致相同，这里省略其详细说明。
图7示出了本发明的芯片运送体用垫1的第三实施例。
在该第三实施例中，与第一实施例一样，在基片材2的表背两面设垫突起3。但是，在基片材2的表背面间的垫突起3的设置位置错开了半个间距。
其他构成与作用效果，由于与第一实施例大致相同，这里省略其详细说明。
以上，从第一到第三实施例可以看出，在本发明中，由于是分别制作基片材2与垫突起3之后、再将两者相互固定的构造与制造方法，故垫突起3的设置位置可任意变更。
从而，在上述各实施例之外，也可以变成仅在基片材2的宽度方向一方侧设垫突起3，或在基片材2的长度方向中途改变垫突起3的配置间距，或将垫突起3整个做随机配置。
在图8中，作为第四实施例，示出了在基片材2的宽度方向中央部形成高导电区13、而在宽度方向两端部形成低导电区14的芯片运送体用垫1。
详细来说，前述基片材2，在其两面或一面形成用于将芯片运送体5产生的静电导向芯片运送体用垫1一侧的低导电层15。作为形成低导电层15的材料，可使用电阻为108～1011Ω/cm2左右的导电性界面活性剂。借将其涂覆于基片材2的表面来形成低导电层15。
为强固前述导电性界面活性剂向基片材2的涂覆，在该基片材2上涂覆导电性界面活性剂之后，进行二轴压延处理的重合处理。即，借在基片材2上进行二轴压延处理，基片材2的构成分子在延伸方向延伸且分子间的聚合解开成规则并置(产生分子配向)，在产生基片材2表面的分子配向的分子间含浸前述导电性界面活性剂。因此，导电性界面活性剂的固着更为强固，形成强固的低导电层15。
由于这种二轴压延处理，基片材2的拉伸强度也大幅度增加，也就形成了高刚性的芯片运送体用垫1。
再者，在低导电层15的宽度方向中途部分，在以涂覆合成树脂中含有导电物质的高导电材料而形成高导电区13的同时，在其宽度方向两缘部，由不涂覆前述高导电材料，而形成露出低导电层15的低导电区14。前述高导电材料，以对其所希望的电阻值来设定其碳等导电物质的含量。
形成高导电区13的高导电材料的电阻值为105～109Ω/cm2，最好是106～108Ω/cm2。
在低导电区14的长度方向，和第一～第三实施例大致相同，按一定间距固着多个垫突起3。在该垫突起3的表面也形成低导电层15，成为低导电区14的一部分。
在将前述芯片运送体5卷绕于卷绕架6或从卷绕架6解下时，由于芯片运送体5与卷绕架6的凸缘16或芯片运送体用垫1的摩擦，往往在芯片运送体5上、特别是在半导体芯片8上带上静电。
这种静电，通过与芯片运送体5相接触的垫突起3流入芯片运送体用垫1的低导电区14，而后该静电以更小的电阻流入高导电区13。
从半导体芯片8流入高导电区13的静电，由向空中慢慢放电或接地进行放电，可以防止芯片运送体5的带电。
本发明，除上述之外，可根据实施形态进行适当变更。
例如，基片材2不做成长的，也可以是一定尺寸的带状。
另外，也可以借炼入低导电性聚合物、形成具有低导电性的基片材2，而后利用它构成芯片运送体用垫1。这种情况下，不需在基片材2上涂覆导电性界面活性剂等。
还有，也可在垫突起3上熬进前述高导电材料，或在表面上涂覆前述高导电材料而使垫突起3自身具有高导电性。这样，由连着在基片材2的大致中央形成的高导电区13配置，可将芯运送体用垫1的高导电区13形成于从其宽度方向大致中央沿宽度方向两缘部的垫突起的宽广范围内。
换句话说，也不限于只是在基片材2的宽度方向大致中央为高导电区13的构成，也可以在垫突起3的中途部分或整个成高导电区13。
本发明，在使带式自动焊接带或芯片载置薄膜带等的芯片运送体相互重合时，可利用所使用的垫夹于这些芯片运送体间用于防止半导体芯片的损伤。
权利要求
1.一种芯片运送体用垫，是在使半导体芯片(8)按规定配置保持于长尺寸的挠性基材(7)上而成的芯片运送体(5)相互重叠时，夹于这些芯片运送体(5)的重合之间使用的芯片运送体用垫，其特征在于，在具有挠性的长尺寸的基片材(2)的至少对着前述芯片运送体(5)的面上，设置另外制作的垫突起(3)，该垫突起(3)具有形成半导体芯片(8)与基片材(2)间的空隙(17)的突出量、并在基片材(2)的宽度方向两缘部沿长度方向隔开间隔进行配置。
2.按权利要求1所记述的芯片运送体用垫，其特征在于，前述垫突起(3)具有超过前述半导体芯片(8)的壁厚的突出量。
3.按权利要求1或2所记述的芯片运送体用垫，其特征在于，前述垫突起(3)仅设于基片材(2)的单面。
4.按权利要求1或2所记述的芯片运送体用垫，其特征在于，前述垫突起(3)设于基片材(2)的两面，在两面间的设置位置可一致或不一致。
5.按权利要求1或2所记述的芯片运送体用垫，其特征在于，在前述基片材(2)的一面或两面的整个面上形成低导电层(15)，在该低导电层(15)的宽度方向中途部形成高导电区(13)，由此在宽度方向两缘部形成低导电区(14)。
6.一种芯片运送体用垫的制造方法，是在使半导体芯片(8)按规定配置保持于长的挠性基材(7)上而成的芯片运送体(5)相互重叠时，夹于这些芯片运送体(5)的重合之间使用的芯片运送体用垫的制造方法；分别预先制作挠性的长尺寸的基片材(2)、和具有在前述半导体芯片(8)与基片材(2)间形成空隙(17)的突出量的垫突起(3)，而后，在前述基片材(2)的至少对着芯片运送体(5)的面上，在其宽度方向两缘部沿长度方向隔开间隔配置固着前述垫突起(3)。
7.按权利要求6所记述的芯片运送体用垫的制造方法，其特征在于，与制作前述基片材(2)同时或不同时地在基片材(2)的一面或两面的整个面上形成低导电层(15)，而后，在该低导电层(15)的宽度方向中途部形成高导电区(13)，以此在宽度方向两缘部形成低导电区(14)。
全文摘要
所发明的芯片运送体用垫(1)容易制造、并可灵活对应各种设计变更。本发明的芯片运送体用垫(1)，在挠性的长尺寸的基片材(2)的至少对着前述芯片运送体(5)的面上，设置另外制作的垫突起(3)，该垫突起(3)具有在半导体芯片(8)与基片材(2)间形成空隙(17)的突出量、并在基片材(2)的宽度方向两缘部沿长度方向隔开间隔配置。
文档编号H01L21/02GK1521820SQ03103878
公开日2004年8月18日 申请日期2003年2月14日 优先权日2003年2月14日
发明者小高得央 申请人:大日化成工业株式会社