专利名称：半导体集成电路器件的制作方法
技术领域：
本发明涉及一种半导体集成电路器件，更具体地涉及一种倒装片结合类型的半导体集成电路器件，它具有用于电路板上安装的凸起电极(突出电极)。本发明也涉及一种用于制造例如同步SRAM(静态随机访问存储器)的技术。
背景技术：
在例如日本专利未审查出版物Nos.Hei 5(1993)-218042和Hei8(1996)-250498和美国专利No.5,547,740中描述倒装片结合类型的用于形成突出电极例如焊接凸片的半导体集成电路器件。这些专利出版物显示一种倒装片结合类型的半导体集成电路器件的基本方案。具体地，从一个芯片的焊盘引出重新布线的线条，及连至重新布线线条的凸起电极在芯片表面上被排为阵列，以便被暴露于芯片表面保护薄膜之外。所得的凸起电极的扩展间距便于根据凸起电极至电路板的布线线条的连接而实现芯片的板上安装，并且最后允许使用具有大线间距的价廉电路板。
随着MOS晶体管的微型结构的发展，半导体集成电路器件所具有的耐压特性变坏因而导致它们的运行电压下降。在此方面，半导体集成电路器件通常被设计为从一个外部提供的较高电源电压VDD产生较低内部电源电压VDDI，用作提供给它们内部电路的运行电压。使用一个限压电路(也称为降压电路)从一个提供的较高电源电压VDD产生较低内部电源电压VDDI。该限压电路被安排为包括一个驱动器PMOS(p沟道MOS)晶体管和一个用于将所产生的电源电压VDDI与一个参考电压Vre进行比较并且响应于比较结果而激励驱动器PMOS晶体管的差动放大器。通过在驱动器PMOS晶体管的源极和漏极之间所产生的电源电压VDD的压降而获得内部电源电压VDDI。通过与参考电压Vre的比较结果而评价内部电源电压VDDI的变动，并且在反馈控制的基础上将内部电源电压VDDI稳定于预定电压电平。
在例如日本专利未审查出版物No.2002-25260中描述一种被设计为使外部提供的电源电压降压和向内部电路供电的半导体集成电路器件。
发明内容
在包括那些与时钟信号同步地运行的同步SRAM(静态随机存储器)和同步DRAM(动态随机存储器)的半导体集成电路器件中经常有着愈来愈高的运行频率的趋势。因此，它们的内部电路消耗更多功率。
在此方面，本发明的发明者已注意到以下焦虑限压电路及其外围设备可能经受由于内部电源电压VDDI的大电流集中于许多内部电路部分而导致的有害加热以致半导体集成电路器件的性能下降，以及由于大电流和限压电路和内部电路部分之间的布线电阻，内部电源电压VDDI可能下降，也将导致器件特性下降。
本发明的一个目的是提供一种技术，用于防止半导体集成电路器的特性下降。
以下说明和附图将使本发明的这些和其它目的和新颖特征更为明显。
在此说明书中公开的本发明内容简述如下。
一种半导体集成电路器件具有一片半导体基底、被形成于基底上以便组成电路的电路元件、一层被形成于基底上并且在电气上连至电路元件的布线层、一层覆盖着该电路而具有一个开口的有机绝缘膜、一层通过在有机绝缘膜上叠层而形成的并且通过开口在电气上连至布线层的导体层以及一个通过导体层在电气上连至布线层的凸起电极，它们通过在基底上散布多个限压电路而被包括于电路中，其中每个限压电路用于产生一个预定电压电平的内部电压电压及包括一个用于把从外部通过凸起电极输入的一个外部电源电压的电压电平降低的晶体管。该晶体管被形成的区域被安排为正好处于用于输入电源电压的凸起电极的形成区域之下。
根据在半导体基底上将限压电路散布的布局，能够避免使电流集中于一个限压电路和缓解对限压电路和它们的外围设备的有害加热。此外，按照正好处于凸起电极形成区域之下的限压电路的晶体管形成区域，能够减少从馈电凸起电极至晶体管的布线长度。较短布线和由此的较小布线电阻有助于减少布线上的电压降，及减少内部电源电压的下降。因此能够防止半导体集成电路器件性能的下降。
限压电路包括一个电压感测电路，它感测内部电源电压的电压电平，及一个比较电路，它将所感测电源电压电平与参考电压进行比较及响应于比较结果而控制晶体管的导电率。该晶体管实际上是多个并行地连结的p沟道MOS晶体管，而它们中的至少一部分被布置为正好位于凸起电极之下。
优选地，所有限压电路都分享单个参考电压生成电路以使电路形成区最小。
在一个半导体集成电路器件中有着用于分布由限压电路产生的内部电源电压的内部馈电线，多个排成阵列的存储器单元，以及多条用于选择存储器单元的字线，而在内部馈电线中包括各字线间电源线，它们由一层对各字线是公共的而被布置于邻近字线之间的布线层构成，还包括各字线上电源线，它们由一层与字线的层不同而被布置为与字线间电源线相交并且在电气上连至它们的布线层构成。内部馈电线的这种分布布局减少布线电阻，因而缓解电源电压降。
导体层能够包括一条内部馈电线，它被形成以便包围凸起电极形成区。导体层还能包括一条地址信号线和用于分布低电源电压的低电压馈电线。地址信号线优选地由低电压电源线进行屏蔽，后者沿着地址信号线布置以便缓解噪音诱发和串扰。导体层还能用于传导时钟信号。
图1是用于解释作为一个根据本发明的半导体集成电路器件的例子的一个同步SRAM的内部布局的图；图2是同步SRAM的一个侧面图；图3是一个用于解释重新布线层和连至该层的凸起电极和焊盘的布局的同步SRAM的图；图4是一个图3中所示布局的主要部分的剖面图；图5是一个被包括于同步SRAM中的限压电路的原理电路图；图6是一个用于解释同步SRAM的主要布线路径的图；图7是一个用于解释被包括于同步SRAM中的凸起电极及其外围设备的布局的图；图8是一个用于解释图7中所示凸起电极及其外围设备的主要安排的图；图9是一个图8中所示安排的主要部分的剖面图；图10是一个同步SRAM的存储器单元阵列的原理电路图；图11是一个用于解释主字线与上层的电源线之间的布局关系的一般存储器单元阵列的图；图12是一个用于解释主字线与上层的电源线之间的布局关系的同步SRAM的存储器单元阵列的图；图13是一个用于解释存储器单元阵列的电源线质量的加强的特性图；图14是一个被包括于同步SRAM中的限压电路的差动放大器的原理电路图；图15是一个用于解释同步SRAM的时钟信号分布系统的图；图16是一个凸起电极及其外围设备的剖面图；图17是一个图16中所示剖面图的主要部分的放大图；及图18是一个图17中所示剖面图的主要部分的放大图。
具体实施例方式
图2显示一个作为根据本发明的半导体集成电路器件的例子的同步SRAM。
由数字2所标示的同步SRAM简单地由连接在一起的一片半导体芯片20和一片BGA(球栅阵列)基底21组成，当然这不是强制的。半导体芯片20基本上使用已知的半导体集成电路制造技术从一片半导体基底例如单晶硅基底制成，当然这不是强制的。BGA基底21包括作为用于与电路板等的电气连接的SRAM外部端点的BGA球24。半导体芯片20和BGA基底21通过凸起电极25在电气上连接。
图1显示图2中沿着箭头23所见同步SRAM 2的半导体芯片20的布局的例子。半导体芯片20具有一个形成的存储器单元阵列101和102，它们被一个中央电路部分125在横向内插置而被分开，从而被布置于两个划分的基底区内。存储器单元阵列101和102包含被排成阵列的静态存储器单元。
在存储器单元阵列101和102的纵向中央部分中，布置了用于相应的存储器单元阵列的字线驱动器103和104。
中央电路部分125包括限压电路105-112、用于产生一个内部高电源电压VDDI，输入/输出电路(DQ)113-116、用于数据输入和输出，输入电路117-120、用于地址信号输入，输出寄存器-选择器(Reg./SEL)121和122、用于临时地保存输出数据和选择性地将它们输出至外部，一个地址寄存器-预解码器(ADR Reg./Pre Dec)123、用于临时地保存和预先解码一个地址信号，以及一个参考电压发生电路123、用于产生参考电压，当然此安排不是强制的。
此实施例意在根据将八个限压电路105-112散布于中央电路部分125中而使这些限压电路105-112中的每个承担总电源电流中的一部分的布局而避免电流集中于某些电路元件和布线。限压电路105-112中的每一个通过根据由一个参考电压发生电路124所提供的参考电压Vref将一个提供的高电源电压VDD降压而产生内部高电源电压VDDI。例如，一个1.2V的内部高电源电压VDDI是从一个提供的2.5V的高电源电压VDD产生的。该参考电压发生电路124由所有限压电路105-112共享，以使半导体芯片上的电路形成区最小。
图5显示限压电路105-112的安排的例子。
其安排都相同的限压电路105-112中的每一个由一个差动放大器501、电阻502和503及一个p沟道MOS晶体管504组成。差动放大器501根据提供的高电源电压VDD进行操作。电阻502和503被串行地连接于高电源电压VDDI线与低电源电压VSS(GND)线之间以便感测VDDI的电压电平。所感测的电压(一个根据电阻502和503的值的划分电压)被输入至差动放大器501的非反相输入端(+)，在该差动放大器501的反相输入端(-)上输入另一个由参考电压发生电路124所提供的参考电压Vref。差动放大器501把由电阻502和503提供的所感测电压与由参考电压发生电路124所提供的参考电压Vref进行比较，并且响应于比较结果而控制p沟道MOS晶体管504的导电率。p沟道MOS晶体管504操作以便将提供的高电压VDD降压以便输出内部高电源电压VDDI。如果由于负载变化而引起高电压VDDI变动，则该电压变动以电阻502和503的分压的形式被表示给差动放大器501。在分压低于参考电压Vref的情况下，差动放大器501的输出信号作用于p沟道MOS晶体管504上以便增加导电率，从而增高电压VDDI。在分压高于参考电压Vref的情况下，差动放大器501的输出信号作用于p沟道MOS晶体管504上以便减少导电率，从而使电压VDDI下降。根据此反馈控制，内部高电源电压VDDI被稳压。
由限压电路105-112产生的稳定内部高电源电压VDDI被馈送给内部电路部分。根据电源电压VDDI运行的内部电路部分包括输入电路117-120和存储器单元阵列101和102和一个外围电路505。外围电路505包括输出寄存器-选择器(Reg./SEL)121和122及地址寄存器-预解码器(ADR Reg./Pre Dec)123。内部电路部份优选地被提供有来自最近的限压电路105-112的电源电压VDDI以使电源线上的电源电压降最小。
输入/输出电路113-116被提供有另一个外部提供的高电源电压VDDQ，例如它是1.5V。
图14显示差动放大器501的安排的例子。
差动放大器501包含p沟道MOS晶体管1401、1402、1403和1404及n沟道MOS晶体管1405、1406和1407。n沟道MOS晶体管1405和1406是差动配置，它们的源极一起通过n沟道MOS晶体管1407连至低电源电压VSS线。n沟道MOS晶体管1407在其栅极上被提供有一定控制电压，从而用作一个常电流源。
n沟道MOS晶体管1405的漏极通过p沟道MOS晶体管1401和1402连至所提供的电源电压VDD。n沟道MOS晶体管1406的漏极通过p沟道MOS晶体管1403和1404连至VDD。p沟道MOS晶体管1404具有一个p沟道MOS晶体管1402的电流镜面连接，从而形成一个用于n沟道MOS晶体管1405和1406(差动对)的电流镜面负载。n沟道MOS晶体管1405在其栅极上接收由参考电压生成电路124所提供的参考电压Vref。n沟道MOS晶体管1406在其栅极上接收来自电阻502和503的分压。差动放大器501输出来自p沟道MOS晶体管1401和1402的串行连接节点的输出信号，以及它被输入至p沟道MOS晶体管504的栅级。
在图14中所示的电路安排中，可以消除p沟道MOS晶体管1401和1403。
图10显示存储器单元阵列101和102的主要安排。
存储器单元阵列101和102具有层次结构的字线。一条主字线MWL1由八条辅助(子)字线SWL11-SWL18所伴随。另一条主字线MWL2由八条子字线SWL21-SWL28所伴随。数据线对DL1和DL1*及DL2和DL2*(符号*表示反相的版本)被布置为与主字线MWL1和MWL2及子字线SWL11-SWL18和SWL21-SWL28相交。
在子字线SWL11-SWL18和SWL21-SWL28与数据线对DL1和DL1*及DL2和DL2*相交处，放置了用于存储数据位的静态存储器单元MC。每个存储器单元MC包括一个存储部分，它是一个第一反相器和一个第二反相器及n沟道MOS晶体管1005和1006的串行环连接，其中第一反相器由串连的一个p沟道MOS晶体管1001和一个n沟道MOS晶体管1002形成，第二反相器由串连的一个p沟道MOS晶体管1003和一个n沟道MOS晶体管1004形成，及n沟道MOS晶体管1005和1006将存储部分连至数据线对DL1和DL1*及DL2和DL2*。存储部分被提供有电源电压VDDI而运行。子字线SWL11-SWL18和SWL21-SWL28中的一条被置于选择电平，以及存储器单元的相应n沟道MOS晶体管1005和1006变为导通以便将存储部分连至数据线对DL1和DL1*及DL2和DL2*从而使数据的各位写入存储器单元或从其读出。
图11显示其中高电源电压VDDI的馈电线1101和1102被布置为与由MWL1、MWL2和MWL3所表示的主字线相交。如果在邻近的主子线之间存在临界空间，则最好设置VDDI的辅助电源线。例如，如图12中所示，一条字线间电源线1201被布置于主字线MWL1与MWL2之间，及另一条字线间电源线1202被布置于主字线MWL2与MWL3之间。电源线1101和1102及字线间电源线1201和1202由形成于这些电源线的相交处的通孔1203进行连接。
与图11中所示情况相比较，使用字线间电源线1201和1202作为电源线的辅助的做法能够减少布线电阻，有助于使馈给存储器单元阵列101和102的电源电压VDDI的稳压。具体地，例如，在图11中所示没有辅助电源线的情况下，VDDI布线电阻为0.15*，而在图13中所示图12的辅助电源线的情况下能够减少至0.05*。较小布线电阻结果能够得到电源线的较小电压降。
图16显示图2中所示凸起电极及其外围设备的剖面图。图17是图16的主要部分26的放大图，及图18是图17中所示半导体芯片20的放大图。
半导体芯片20在其主表面上形成有电路元件和布线所组成的电路(未示出)。具体地，该处形成一层用于制成MOS晶体管的扩散层199，及金属布线层200、201、202、203和204被叠层于其上。金属布线层200是半导体芯片20的最低布线层(ML)，及以下金属布线层201、202、203和204分别是第一布线层(M1)、第二布线层(M2)、第三布线层(M3)和第四布线层或最高布线层(M4)。
各绝缘层被形成于扩散层199与金属布线层200之间和其它金属布线层201-204中间以便将这些金属层在电气上隔离。扩散层199和金属布线层201由一个触点在电气上连接。隔离的金属布线层201-204能够被布置为彼此相交。半导体芯片20的电路被一层有机绝缘膜263所覆盖，而开口265被形成于最高布线层204之上。由开口暴露的最高布线层204部分供一个用于连接其它布线层的通孔或焊盘使用。
有机绝缘膜263由聚酰胺组成，当然这不是强制的。在有机绝缘膜263上叠装一层导电的重新布线层(也称为“晶片过程包”)266，它通过开口265在电气上连至最高布线层204。重新布线层266由叠装的并且在电气上连接的不同金属层形成。在此实施例中重新布线层266用于将电源馈送给电路并且传导半导体芯片20的地址信号。具体地，重新布线层266具有一个铜(Cu)的布线层和镍(Ni)的布线层的叠装结构，以使电阻率小，当然这不是强制的。重新布线层266在它的开口265上面的部分中被一层有机绝缘膜268包围，而用于在电气上连至一个凸起电极25的开口267除外。
图3是一个同步SRAM2的平面图，用于显示重新布线层及连至该层的凸起电极和焊盘的布局，及图4是一个沿着图3的线301所取SRAM2的剖面图。每个凸起电极由一个小圆圈表示，及每个焊盘由图3中一个小方块表示。凸起电极、焊盘和重线布线层被用不同方式如阴影和斜线表示以便区别不同电压和它们所携带的信号。
半导体芯片20在其中心处沿着纵向形成所提供的高电源电压VDD的一条馈电线305。内部高电源电压VDDI的馈电线325和低电源电压VSS的馈电线326沿着VDD馈电线305及其两侧形成。在一个对准方向内的VDD凸起电极307-312和在另一个对准方向内的VDD凸起电极313-318沿着VDD馈电线305、VDDI馈电线325和VSS馈电线326彼此相对。在这些用于分布所提供高电源电压VDD的12个凸起电极307-318中，八个凸起电极307、309、310、312、313、315、316和318分别位于图1中用于馈送VDD的限压电路105-112的位置。
限压电路105-112所具有的p沟道MOS晶体管504如此形成以便位于相应的凸起电极307、309、310、312、313、315、316和318之下，从而使他们的距离最小，因而压降最小。例如，如图6中所示，所提供的电源电压VDD从在BGA基底21上形成的一个BGA球24输入并且传导至馈电线61和63并通过一个埋于BGA基底21内的通孔62而传导至凸起电极307-318。凸起电极307-318上的电源电压VDD被传导至重线布线层266的VDD馈电线，并且通过半导体芯片20的金属布线层200-204馈送给p沟道MOS晶体管504的源极。因此，通过将p沟道MOS晶体管504形成于凸起电极307-318之下，能够将通至p沟道MOS晶体管504源极的布线长度减至最小。
内部高电源电压VDDI的馈电线325被形成为包围VDD凸起电极组307-309、310-312、313-315和316-318，后者被形成于四个矩形区内，而这四个矩形区是沿着线A-A’和B-B’所划分的半导体芯片的四个角。这些VDD凸起电极组基本上由它们与p沟道MOS晶体管504的相对位置所确定，及内部高电源电压VDDI的馈电线形成时必须避开VDD凸起电极组的形成区域。为使VDDI馈电线325能够均匀地将电源电压馈送给许多内部电路部分，在避开VDD凸起电极形成区域的同时，最好使重新布线层266的VDDI馈电线325包围被形成于四个矩形区域内的VDD凸起电极组307-309、310-312、313-315和316-318，这些四个矩形区域是沿着线A-A’和B-B’划分的半导体芯片20的各角，以及最好将电源电压从馈电线325传导至半导体芯片20的金属布线层204。
传导至金属布线层204的内部高电源电压VDDI通过较低金属布线层200-203被馈送至内部电路。
在此实施例中，重新布线层266也用于传导从外部输入的地址信号。例如，重新布线层266的一条地址线304被连至一个用于地址信号或控制信号输入的凸起电极(由双圆表示)，及地址信号通过线304传导至目的焊盘。该地址信号从此焊盘通过半导体芯片20的金属布线层传导至地址寄存器-预解码器(ADR Ref./Pre Dec)123。使用小电阻率的重新布线层266来传送地址信号能够使地址信号的传导延迟最小。
在此实施例中，为阻止对地址信号的噪音诱发和相邻地址信号线之间的串扰，地址信号线被如此布置以便被低电源电压VSS的馈电线屏蔽。例如，VSS馈电线302和303沿着地址信号线304及在其两侧布置。其余地址信号线以相同方式被伴随的VSS馈电线屏蔽。
需要具有大的输出容量的p沟道MOS晶体管504实际上是多个并行地连接的p沟道MOS晶体管。以下将解释凸起电极307与其相应的p沟道MOS晶体管504的布局关系。
图7显示凸起电极307及其外围设备的详细布局。p沟道MOS晶体管504包括多个并行地连结的晶体管，从而组成第一晶体管组701及与其隔开一定距离的第二晶体管组702。这些第一和第二晶体管组701和702被如此布置以使它们的位置恰好位于凸起电极307之下。第一和第二晶体管组701和702中的每一个具有11个单元电路704。由703表示的一个通孔将重新布线层266连至金属布线层204。
图8显示单元电路704的布局例子，及图9显示沿着图8的线801所取的剖面图。在图9中，两个p+区被形成于n型阱(N阱)中以便形成一个p沟道MOS晶体管。37个这类p沟道MOS晶体管被形成为一个单元电路704，及它们被金属布线层并行地连接。两个p+区用于一个源极和漏极。该源极通过金属布线层200-204被提供有高电源电压VDD。该漏极通过金属布线层200-204连至内部高电源电压VDDI的馈电线。一个栅极901被形成于两个p+区之间。单元电路704的所有p沟道MOS晶体管的栅极连至相应限压电路105-112的差动放大器501的输出端点。金属布线层全都由通孔在电气上连接在一起。
以上实施例得以如下地实现。
(1)多个限压电路105-112在布局中被散布于半导体基底上以便避免电流集中于一个限压电路，其结果是缓解限压电路及其外围设备的加热，从而防止SRAM特性恶化。
(2)单个参考电压生成电路124供各限压电路105-112分享而不是个别地提供给各电路，因而能够使半导体芯片上的电路形成区最小。
(3)在增加字线间电源线1201和1202以便辅助馈电线的情况下，被馈送给存储器阵列101和102的内部高电源电压VDDI能够被稳压。因此，能够防止由于馈电线上的VDDI电压下降而引起的同步SRAM2特性的下降。
(4)低电源电压VSS的馈电线302和303沿着地址信号线304及其两侧布置以使它被VSS馈电线屏蔽。地址信号线304的屏蔽防止它经受噪音诱发和来自邻近的地址信号线的串扰，及能够防止同步SRAM2的运行误差。
虽然结合具体实施例描述了本发明，但本发明不限于此实施例，而显然，在不背离本发明实质的情况下的不同变动是可能的。
例如，重新布线层266(参照图17)还能用于如图15中所示地发布时钟信号。
一个从外部通过一个BGA球1501输入的时钟信号被一层埋于BGA基底中的导体层1506传导至一个凸起电极1502，该信号被重新布线层266的一个时钟信号线1504从该凸起电极传导至半导体芯片20中的一个时钟缓存电路1505。由时钟缓存电路1505输出的时钟信号被重新布线层266的另一个时钟信号线1507传导并且发送至内部电路部分例如输出寄存器1503。由于使用重新布线层266，时钟信号线1504和1507具有小电阻率。因此，即使相对地长的时钟信号线1504和1507也能具有较小时钟信号传导延迟，从而允许较高时钟信号频率。
虽然本发明已经针对具体应用的同步SRAM得到描述，但本发明不限于此实施例，而能够广泛地应用于不同类型的半导体集成电路器件。
本发明一般能够应用于由电路元件和形成于半导体基底上的布线层所组成的电路。
在本说明书中所公开的本发明内容中，其主要实施简述如下。
多个限压电路在布局中被散布于半导体基底上以便避免电流集中于一个限压电路，及其结果是缓解限压电路及其外围设备的加热，从而防止半导体集成电路器件的特性恶化。每个限压电路的晶体管被形成于一个正好位于相关联凸起电极之下的区域内以缩短电源电压的布线长度，及所得的较小布线电阻和电源线上的电源电压的较小压降能够防止半导体集成电路器件特性的恶化。
权利要求
1.一种半导体集成电路器件，包括一片半导体基底；电路元件，它们被形成于所述半导体基底上以便组成一个电路；一层布线层，它被形成于所述半导体基底上并且在电连接至所述电路元件；一个有机绝缘膜，它覆盖所述电路并具有一个开口；一个导体层，它叠置在所述有机绝缘膜上并通过所述开口而电连接至所述布线层；一个凸起电极，它通过所述导体层连至所述布线层；其中所述电路包括多个限压电路，这些限压电路被散布布置于所述半导体基底上以产生一个预定电压的内部电源电压；其中每个所述限压电路包括一个晶体管，该晶体管用于降低从外部通过所述凸起电极而输入的一个电源电压的电压电平，且其中所述晶体管的至少一部分被设置为刚好位于用于输入所述电源电压的所述凸起电极的形成区域之下。
2.根据权利要求1的半导体集成电路器件，其中每个所述限压电路包括一个电压感测电路，它感测所述内部电源电压的电压电平；及一个比较电路，它把由所述电压感测电路提供的感测电压与预定参考电压进行比较及响应于比较结果而控制所述晶体管的导电率。
3.根据权利要求2的半导体集成电路器件，其中所述晶体管由多个并行地连结的p沟道MOS晶体管形成从而组成一个晶体管组，而所述MOS晶体管中的至少一部分被形成为正好位于所述凸起电极的形成区域之下。
4.根据权利要求2的半导体集成电路器件，还包括一个参考电压发生电路，用于产生参考电压，所述参考电压发生电路由各所述限压电路分享。
5.根据权利要求1至4中的任何一项的半导体集成电路器件，还包括馈电路径，它把由所述限压电路产生的内部电源电压提供给内部电路；多个存储器单元，它们被排为阵列；及多条字线，用于在所述存储器单元中选择一组存储器单元，其中所述馈电路径包括多条字线间电源线，它们被形成于对于各所述字线为公共的一层布线层中并且被布置于相邻字线之间，及其中多条字线上电源线被从不同于所述字线间电源线的布线层的一层布线层中形成，并且被布置为与所述字线间电源线相交，及在电气上连至所述字线间电源线。
6.根据权利要求1至4中的任何一项的半导体集成电路器件，其中所述导体层包括一条内部馈电线，它被布置为包围所述凸起电极的形成区。
7.根据权利要求1至4中的任何一项的半导体集成电路器件，其中所述导体层包括一条用于传导一个地址信号的布线，及一条用于将低电源电压馈送给内部电路的布线，及其中所述地址信号线被布置为由沿着所述地址信号线布置的所述低电压馈电线所屏蔽。
8.根据权利要求1至4中的任何一项的半导体集成电路器件，其中所述导体层包括；一条内部电源馈电线，它被布置为包围所述凸起电极的形成区域；一条用于传导一个地址信号的布线；及一条用于将低电源电压馈送给内部电路的布线，所述地址信号线被布置为由沿着所述地址信号线布置的所述低电压馈电线所屏蔽。
9.根据权利要求1至4中的任何一项的半导体集成电路器件，其中所述导体层包括一条用于传导一个时钟信号至所述电路的布线。
10.根据权利要求1至4中的任何一项的半导体集成电路器件，其中所述导体层包括；一条用于传导一个时钟信号至所述电路的布线；一条内部电源馈电线，它被布置为环状以便包围所述凸起电极的形成区；及一条用于传导一个地址信号的布线；及一条用于将一个低电源电压馈送给内部电路的布线，所述地址信号线被布置为由沿着所述地址信号线布置的所述低电压馈电线所屏蔽。
11.一种半导体集成电路器件，包括一片半导体基底；各电路元件，它们被形成于所述半导体基底上以便组成一个电路；一层布线层，它被形成于所述半导体基底上并且在电气上连至所述电路；一个有机绝缘膜，它覆盖所述电路并具有一个开口；及一个导体层，它叠置在所述有机绝缘膜上并通过所述开口而电连接至所述布线层；其中所述导体层包括一条用于传导一个地址信号的布线及一条用于将低电源电压馈送给内部电路的布线，且其中所述地址信号线被布置成被沿着所述地址信号线布设的所述低电压馈电线所屏蔽。
全文摘要
一种意在防止特性下降的半导体集成电路器件包括被布置为散布于半导体基底之上的多个限压电路，它们用于产生一个预定电压电平的内部电压电压。每个限压电路被布置为使其晶体管形成区域正好位于用于输入外部提供的电源电压的凸起电极的形成区域之下。限压电路的散布布局能够避免使电流集中于一个限压电路和缓解对限压电路和它们的外围设备的有害加热。从凸起电极至晶体管的较短布线长度能得到较小布线电阻，从而减轻布线上的电源电压降。
文档编号H01L27/04GK1438703SQ0310381
公开日2003年8月27日 申请日期2003年2月12日 优先权日2002年2月12日
发明者丰嵨博, 林厚宏, 根岸刚己, 上原高志 申请人:日立超大规模集成电路系统株式会社, 株式会社日立制作所