专利名称：半导体集成电路的制作方法
技术领域：
本发明是涉及在大规模半导体集成电路中组装的基本集合元件的结构的发明，特别是涉及单元基本方式的基本集合元件的发明。
背景技术：
半定制LSI大别分为PLD(可编程逻辑器件)、FPGA(现场可编程门阵列)、门阵列、单元基本方式(也称标准单元)。
这里，在门阵列的场合，通过预先在半导体衬底上将构成门的基本单元有规则地配置成网格状，针对用户的电路进行布线，可以实现所希望的LSI。在图16中示出了门阵列的平面图。关于该门阵列，就其结构而言，门布线100的间隔是均匀的(门图形(门形状)是均匀的)。可以由n型杂质扩散区、门布线100和与其相邻的另一n型杂质扩散区形成晶体管。隔着这些门布线100相邻的多个n型杂质扩散区称为n型有源区101。同样地，多个p型杂质扩散区称为p型有源区102。为了在由门布线100、n型有源区101和p型有源区102形成的多个晶体管之间进行连接，在门布线100、n型有源区101和p型有源区102上形成了接触孔103。
另一方面，关于单元基本方式，通过预先准备好CPU、存储器、A-D转换器或微单元等复杂的电路作为标准的基本集合元件，根据用户要求的功能对它们进行选择、组合，可以实现所希望的LSI。图17示出了单元基本方式的平面图。该单元基本方式的有源区上的门布线104的门图形(门形状)可以是不均匀的。因此，单元基本方式与门阵列相比可以有效利用1个芯片内的面积。这里，可以由n型杂质扩散区、门布线104和与其相邻的另一n型杂质扩散区形成晶体管。隔着这些门布线104相邻的多个n型杂质扩散区称为n型有源区105。同样地，多个p型杂质扩散区称为p型有源区106。为了在由门布线104、n型有源区105和p型有源区106形成的多个晶体管之间进行连接，在门布线104、n型有源区105和p型有源区106上形成了接触孔107。
在上面说明的单元基本方式中，n型有源区105或p型有源区106上的门布线104的门图形(门形状)往往以不均匀的方式构成。这时，由于门布线104的不均匀的门图形(门形状)的混杂，所以通过在掩模制作时进行复杂的CAD处理来保证已完成的门图形(门形状)有均匀的值。但是，关于该CAD处理，存在该处理需要大量的时间和成本的问题。
另外，作为避免上述困难，又保证已完成的门图形(门形状)有均匀的值的方法，有将有源区上的门图形(门形状)均匀地设计的方法。但是，按照现有的单元基本方式，如图17所示，由于有的有源区上的接触孔必要，而有的有源区上的不必要，故不能取得门图形(门形状)的均匀性。为使门图形(门形状)变得均匀，虽然可以考虑如图18所示的增大p型有源区106的方法，但采用该方法时存在p型有源区106的面积增加，增加了基本集合元件的专用面积的问题。
发明内容
因此，本发明是为了解决上述问题而进行的，其目的在于提供具有能够不用复杂的CAD处理而保证晶片加工后的已完成的门图形(门形状)有均匀的值、而且不增加专用面积的基本集合元件的半导体集成电路。
本发明的第1方面的解决方法是使半导体集成电路具有单元基本方式的基本集合元件，该单元基本方式的基本集合元件包括在半导体衬底上所形成的第1有源区和第2有源区；以及在第1有源区上和第2有源区上通过、在规定的方向延伸、至少在第1有源区上和第2有源区上以均匀的间隔所形成的多条门布线，第1有源区和第2有源区的至少一方具有向上述规定方向突出的突出部，并且还设置了在突出部所形成的接触孔。
本发明的第2方面的解决方法是使第1方面的解决方法中所述的半导体集成电路中的突出部的宽度比夹着第1有源区上和第2有源区上的突出部的多条门布线之间的宽度大。
本发明的第3方面的解决方法是在第1或第2个解决方法中所述的半导体集成电路中，对第1有源区和第2有源区的一方设置突出部，一方有源区的突出部在与另一方有源区相向的侧的相反侧设置。
本发明的第4方面的解决方法是在第1或第2方面的解决方法中所述的半导体集成电路中，对第1有源区和第2有源区的一方设置突出部，一方有源区的突出部在与另一方有源区相向侧的相反一侧设置。
本发明的第5方面的解决方法是在第1或第2方面的解决方法中所述的半导体集成电路中，对第1有源区和第2有源区的一方设置突出部，一方有源区的突出部分别在与另一方有源区相向的一侧和与另一方有源区相向侧的相反一侧设置。
本发明的第6方面的解决方法是在第3至第5方面的任何一个方面的解决方法中所述的半导体集成电路中，也对第1有源区和第2有源区的另一方设置突出部，在另一方有源区所形成的突出部在与一方有源区相向侧的相反一侧设置。
本发明的第7方面的解决方法是在第3至第5方面的任何一个方面的解决方法中所述的半导体集成电路中，也对第1有源区和第2有源区的另一方设置突出部，在另一方有源区所形成的突出部在与一方有源区相向的一侧设置。
本发明的第8方面的解决方法是在第3至第5方面的任何一个方面的解决方法中所述的半导体集成电路中，也对第1有源区和第2有源区的另一方设置突出部，在另一方有源区所形成的突出部分别在与一方有源区相向的一侧和与一方有源区相向侧的相反一侧设置。
本发明的第9方面的解决方法是在第1至第8方面的任何一个方面的解决方法中所述的半导体集成电路中，多条门布线以绕过突出部的方式进行布线。
图1是本发明实施例1的半导体集成电路的基本集合元件的平面图。
图2是本发明实施例1的变例的半导体集成电路的基本集合元件的平面图。
图3是本发明实施例1的变例的半导体集成电路的基本集合元件的平面图。
图4是本发明实施例2的半导体集成电路的基本集合元件的平面图。
图5是本发明实施例2的变例的半导体集成电路的基本集合元件的平面图。
图6是本发明实施例2的变例的半导体集成电路的基本集合元件的平面图。
图7是本发明实施例3的半导体集成电路的基本集合元件的平面图。
图8是本发明实施例3的变例的半导体集成电路的基本集合元件的平面图。
图9是本发明实施例3的变例的半导体集成电路的基本集合元件的平面图。
图10是本发明实施例3的变例的半导体集成电路的基本集合元件的平面图。
图11是本发明实施例3的变例的半导体集成电路的基本集合元件的平面图。
图12是本发明实施例3的变例的半导体集成电路的基本集合元件的平面图。
图13是本发明实施例3的变例的半导体集成电路的基本集合元件的平面图。
图14是本发明实施例3的变例的半导体集成电路的基本集合元件的平面图。
图15是本发明实施例3的变例的半导体集成电路的基本集合元件的平面图。
图16是现有技术的门阵列的半导体集成电路的基本集合元件的平面图。
图17是现有技术的单元基本方式的半导体集成电路的基本集合元件的平面图。
图18是现有技术的单元基本方式的半导体集成电路的基本集合元件的平面图。
具体实施例方式
下面根据示出本发明的实施例的附图对本发明进行具体说明。
(实施例1)在图1中示出了本实施例的半导体集成电路的基本集合元件的平面图。特别是在该图1中，图示了由p沟道晶体管和n沟道晶体管构成的基本集合元件的一部分。该p沟道晶体管可由p型杂质扩散区、门布线和与其相邻的另一p型杂质扩散区形成。将隔着这些门布线而相邻的多个p型杂质扩散区称为p型有源区1(第1或第2有源区)。同样，n沟道晶体管可由n型杂质扩散区、门布线和与其相邻的另一n型杂质扩散区形成。将多个n型杂质扩散区称为n型有源区2(第2或第1有源区)。然后，在该p型有源区1和n型有源区2上形成3条门布线3、4、5。
其次，在p型有源区1上，在与n型有源区2相向侧的相反一侧(图中的p型有源区1的上侧)形成用于设置接触孔6、7的突出部。在该突出部所形成的接触孔6在门布线3与门布线4之间形成。另外，在突出部所形成的接触孔7在门布线4与门布线5之间形成。这些接触孔6、7是为在形成于p型有源区1上的多个晶体管之间进行连接而形成的。
在如此形成的基本集合元件中，在突出部以外的p型有源区1上，门布线3、4、5之间不存在接触孔6、7。因此，门布线3、4、5可以不受接触孔6、7的位置的限制而在突出部以外的p型有源区1上进行配置。因此，门布线3、4、5的门图形(门形状)可以均匀地在突出部以外的p型有源区1上配置。还有，门布线3、4、5以绕过突出部的方式形成。
在单元基本方式的基本集合元件中，借助于制成图1那样的结构，也可以不用复杂的CAD处理而保证晶片加工后在p型有源区1上已完成的门布线3、4、5的门图形(门形状)有均匀的值。另外，由于不必增加p型有源区1的面积，所以本实施例的基本集合元件的专用面积不增加。
另外，用于设置图1所示接触孔6的突出部的宽度L1(在与门间宽度相平行的方向上)大于p型有源区1上的门布线3、4之间的门间宽度L3。同样地，用于设置接触孔7的突出部的宽度L2大于p型有源区1上的门布线4、5之间的门间宽度L4。据此，可以不受门间宽度L3、L4限制而设定突出部的宽度L1、L2，因而对于接触孔形状，自由度得到增加。上述关系也适用于以下的变例和其他实施例中的突出部(在以下的图中将不特别地示出突出部的宽度和门间宽度)。
在图2和图3中示出了本实施例的变例的半导体集成电路的基本集合元件的平面图。在图2的基本集合元件中，在p型有源区1的与n型有源区2相向的一侧(图中的p型有源区1的下侧)形成用于设置接触孔8、9的突出部。在该突出部所形成的接触孔8在门布线3与门布线4之间形成。另外，在突出部所形成的接触孔9在门布线4与门布线5之间形成。利用图2所示的基本集合元件也能得到与图1所示的基本集合元件的效果相同的效果。
另外，在图3的基本集合元件中，在p型有源区1的与n型有源区2相向侧的相反一侧形成用于设置接触孔10的突出部，与n型有源区2相向的一侧形成用于设置接触孔11的突出部。还有，用于设置接触孔10、11的突出部的配置不限于图3所示的情形，也可以在p型有源区1的与n型有源区2相向的一侧及其相反的一侧这两侧形成。在该突出部上所形成的接触孔10在门布线3与门布线4之间形成。另外，在突出部所形成的接触孔11在门布线4与门布线5之间形成。
在图3所示的基本集合元件中也能得到与图1所示的基本集合元件的效果相同的效果。还有，在该图3所示的基本集合元件中，由于接触孔的配置的自由度增加，所以与该接触孔连接的布线的配置自由度增加。
(实施例2)本实施例是将实施例1所示的p型有源区的接触孔的结构应用于n型有源区的情形。在图4中示出了本实施例的半导体集成电路的基本集合元件的平面图。在半导体衬底(未图示)上形成p型有源区21和n型有源区22。这里，可以用p型杂质扩散区、门布线和与其相邻的另一p型杂质扩散区形成晶体管。将隔着这些门布线相邻的多个p型杂质扩散区称为p型有源区21(第1或第2有源区)。同样，将多个n型杂质扩散区称为n型有源区22(第2或第1有源区)。然后，在该p型有源区21和n型有源区22上形成4条门布线23、24、25、26。
其次，在n型有源区22上，在与p型有源区21相向侧的相反一侧(图中的n型有源区22的下侧)形成用于设置接触孔27、28、29的突出部。在该突出部所形成的接触孔27在门布线23与门布线24之间形成。另外，在突出部所形成的接触孔28在门布线24与门布线25之间形成。还有，在突出部所形成的接触孔29在门布线25与门布线26之间形成。这些接触孔27、28、29是为在形成于n型有源区22上的多个晶体管之间进行连接而形成的。
在如此形成的基本集合元件中，在突出部以外的n型有源区22上，门布线23、24、25、26之间不存在接触孔27、28、29。因此，门布线23、24、25、26可以不受接触孔27、28、29的位置的限制而配置在突出部以外的n型有源区22上。因此，门布线23、24、25、26的门图形(门形状)可以均匀地在突出部以外的n型有源区22上配置。还有，门布线23、24、25、26以绕过突出部的方式形成。
在单元基本方式的基本集合元件中，借助于制成图4那样的结构，也可以不用复杂的CAD处理而保证晶片加工后在n型有源区22上已完成的门布线23、24、25、26的门图形(门形状)有均匀的值。另外，由于不必增加n型有源区22的面积，所以本实施例的基本集合元件的专用面积不增加。
在图5和图6中示出了本实施例的变例的半导体集成电路的基本集合元件的平面图。在图5的基本集合元件中，在n型有源区22的与p型有源区21相向的一侧(图中的n型有源区22的上侧)形成用于设置接触孔30、31、32的突出部。利用图5所示的基本集合元件也能得到与图4所示的基本集合元件的效果相同的效果。
另外，在图6的基本集合元件中，在n型有源区22的与p型有源区21相向侧的相反一侧形成用于设置接触孔33的突出部，与p型有源区21相向的一侧形成用于设置接触孔34、35的突出部。还有，用于设置接触孔33、34、35的突出部的配置不限于图6所示的情形，也可以在n型有源区22的与p型有源区21相向的一侧及其相反的一侧这两侧形成。
在图6所示的基本集合元件中也能得到与图4所示的基本集合元件的效果相同的效果。还有，在该图6所示的基本集合元件中，由于接触孔的配置自由度增加，所以与该接触孔连接的布线的配置自由度增加。
(实施例3)本实施例是实施例1所示的基本集合元件与实施例2所示的基本集合元件的组合。首先，在图7中示出了本实施例的半导体集成电路的基本集合元件的平面图。在半导体衬底(未图示)上形成p型有源区41和n型有源区42。这里，可以用p型杂质扩散区、门布线和与其相邻的另一p型杂质扩散区形成晶体管。将隔着这些门布线相邻的多个p型杂质扩散区称为p型有源区41(第1或第2有源区)。同样，将多个n型杂质扩散区称为n型有源区42(第2或第1有源区)。然后，在该p型有源区41和n型有源区42上形成4条门布线43、44、45、46。
其次，在p型有源区41上，在与n型有源区42相向侧的相反一侧(图中的p型有源区41的上侧)形成用于设置接触孔47、48、49的突出部。在该突出部所形成的接触孔47在门布线43与门布线44之间形成。另外，在突出部所形成的接触孔48在门布线44与门布线45之间形成。还有，在突出部所形成的接触孔49在门布线45与门布线46之间形成。这些接触孔47、48、49是为在形成于p型有源区41上的多个晶体管之间进行连接而形成的。
其次，在n型有源区42上，在与p型有源区41相向侧的相反一侧(图中的n型有源区42的下侧)形成用于设置接触孔50、51、52的突出部。在该突出部所形成的接触孔50在门布线43与门布线44之间形成。另外，在突出部所形成的接触孔51在门布线44与门布线45之间形成。还有，在突出部所形成的接触孔52在门布线45与门布线46之间形成。这些接触孔50、51、52是为在形成于n型有源区42上的多个晶体管之间进行连接而形成的。
在如此形成的基本集合元件中，在突出部以外的p型有源区41上和n型有源区42上，门布线43、44、45、46之间不存在接触孔47、48、49、50、51、52。因此，门布线43、44、45、46可以不受接触孔47、48、49、50、51、52的位置的限制而配置在突出部以外的p型有源区41上和n型有源区42上。因此，门布线43、44、45、46的门图形(门形状)可以均匀地配置在突出部以外的p型有源区41上和n型有源区42上。还有，门布线43、44、45、46以绕过突出部的方式形成。
在单元基本方式的基本集合元件中，借助于制成图7那样的结构，可以不用复杂的CAD处理而保证晶片加工后在p型有源区41上和n型有源区42上已完成的门布线43、44、45、46的门图形(门形状)有均匀的值。另外，由于不必增加p型有源区41和n型有源区42的面积，所以本实施例的基本集合元件的专用面积不增加。
在图8至图15中示出了本实施例的变例的半导体集成电路的基本集合元件的平面图。本实施例不限于图7，可以考虑图8至图15的变例。首先，图8和图9所示的基本集合元件与图7所示的基本集合元件的共同点是在n型有源区42的下侧形成用于设置接触孔50、51、52的突出部。然而，图8所示的基本集合元件与图9的基本集合元件的不同之处是在p型有源区41的下侧形成用于设置接触孔47、48、49的突出部，图9所示的基本集合元件与图8的基本集合元件的不同之处是在p型有源区41的上侧形成用于设置接触孔47、49的突出部，而在下侧形成用于设置接触孔48的突出部。
其次，图10至图12所示基本集合元件的共同点是各自都在n型有源区42的上侧形成用于设置接触孔50、51、52的突出部。然而，图10所示的基本集合元件与图11、12的基本集合元件的不同之处是在p型有源区41的上侧形成用于设置接触孔47、48、49的突出部。图11所示的基本集合元件与图10、12的基本集合元件的不同之处是在p型有源区41的下侧形成用于设置接触孔47、48、49的突出部。图12所示的基本集合元件与图10、11的基本集合元件的不同之处是在p型有源区41的上侧形成用于设置接触孔47、49的突出部，而在下侧形成用于设置接触孔48的突出部。
还有，图13至图15所示基本集合元件的共同点是各自都在n型有源区42的上侧形成用于设置接触孔50、52的突出部，而在下侧形成用于设置接触孔51的突出部。然而，图13所示的基本集合元件与图14、15的基本集合元件的不同之处是在p型有源区41的上侧形成用于设置接触孔47、48、49的突出部。图14所示的基本集合元件与图13、15的基本集合元件的不同之处是在p型有源区41的下侧形成用于设置接触孔47、48、49的突出部。图15所示的基本集合元件与图13、14的基本集合元件的不同之处是在p型有源区41的上侧形成用于设置接触孔47、49，而在下侧形成用于设置接触孔48的突出部。
还有，在图9、图12和图15所示的基本集合元件中，用于设置接触孔47、48、49的突出部的配置不限于图9、图12和图15所示的情形，也可以在p型有源区41的上侧和下侧这两侧形成。另外，在图13至图15所示的基本集合元件中，用于设置接触孔50、51、52的突出部的配置不限于图13至图15所示的情形，也可以在n型有源区42的上侧和下侧这两侧形成。
在图8至图15所示的基本集合元件中，也可以得到与图7所示的基本集合元件的效果相同的效果。还有，在该图9、图12至图15所示的基本集合元件中，由于接触孔的配置自由度增加，所以与该接触孔连接的布线的配置自由度增加。
本发明的第1方面所述的半导体集成电路由于在第1有源区和第2有源区的至少一方形成突出部，所以具有可以不用复杂的CAD加工而保证晶片处理后在第1有源区上和第2有源区上已完成的门布线的门图形(门形状)有均匀的值的效果。另外，还具有基本集合元件的专用面积不增加的效果。
本发明的第2方面所述的半导体集成电路由于突出部的宽度比夹着上述第1有源区上和上述第2有源区上的上述突出部的上述多条门布线之间的宽度大，所以能够不受门布线间宽度限而设定突出部的宽度，因而接触孔的形状的自由度得到增加。
本发明的第3方面所述的半导体集成电路由于形成了在与另一方有源区相向侧的相反一侧设置的一方有源区的突出部，所以具有可以不用复杂的CAD处理而保证晶片加工后在第1有源区上或第2有源区上已完成的门布线的门图形(门形状)有均匀的值的效果。另外，还具有基本集合元件的专用面积不增加的效果。
本发明的第4方面所述的半导体集成电路由于在一方有源区所形成的突出部在与另一方有源区相向的一侧设置，所以具有可以不用复杂的CAD处理而保证晶片加工后在第1有源区上或第2有源区上已完成的门布线的门图形(门形状)有均匀的值的效果。另外，还具有基本集合元件的专用面积不增加的效果。
本发明的第5方面所述的半导体集成电路由于在一方有源区所形成的突出部分别在与另一方有源区相向的一侧和与另一方有源区相向侧的相反一侧设置，所以具有可以不用复杂的CAD处理而保证晶片加工后在第1有源区上或第2有源区上已完成的门布线的门图形(门形状)有均匀的值的效果。另外，还具有与接触孔连接的布线的配置自由度增加的效果。
本发明的第6方面所述的半导体集成电路由于也在另一方有源区，在与一方有源区相向侧的相反一侧形成了突出部，所以具有可以不用复杂的CAD处理而保证晶片加工后在第1有源区上和第2有源区上已完成的门布线的门图形(门形状)有均匀的值的效果。另外，还具有基本集合元件的专用面积不增加的效果。
本发明的第7方面所述的半导体集成电路由于也在另一方有源区，在与一方有源区相向的一侧形成了突出部，所以具有可以不用复杂的CAD处理而保证晶片加工后在第1有源区上和第2有源区上已完成的门布线的门图形(门形状)有均匀的值的效果。另外，还具有基本集合元件的专用面积不增加的效果。
本发明的第8方面所述的半导体集成电路由于也在另一方有源区，在与一方有源区相向的一侧以及与相向侧的相反一侧形成了突出部，所以具有可以不用复杂的CAD处理而保证晶片加工后在第1有源区上和第2有源区上已完成的门布线的门图形(门形状)有均匀的值的效果。另外，还具有与接触孔连接的布线的配置自由度增加的效果。
本发明的第9方面所述的半导体集成电路由于门布线绕过突出部而形成，所以即使在设置了在规定方向延伸的多条门布线的场合，也具有可以不用复杂的CAD处理而保证晶片加工后在第1有源区上和第2有源区上已完成的门布线的门图形(门形状)有均匀的值的效果。
权利要求
1.一种半导体集成电路，其特征在于具有单元基本方式的基本集合元件，该单元基本方式的基本集合元件包括在半导体衬底上所形成的第1有源区和第2有源区；以及在上述第1有源区上和上述第2有源区上通过、在规定的方向延伸、至少在上述第1有源区上和上述第2有源区上以均匀的间隔形成的多条门布线，上述第1有源区和上述第2有源区的至少一方具有向上述规定方向突出的突出部，另外，该单元基本方式的基本集合元件还包括在上述突出部形成的接触孔。
2.如权利要求1所述的半导体集成电路，其特征在于上述突出部的宽度比夹着上述第1有源区上和上述第2有源区上的上述突出部的上述多条门布线之间的宽度大。
3.如权利要求1所述的半导体集成电路，其特征在于对上述第1有源区和上述第2有源区的一方设置上述突出部，上述一方有源区的上述突出部在与另一方有源区相向侧的相反一侧设置。
4.如权利要求1所述的半导体集成电路，其特征在于对上述第1有源区和上述第2有源区的一方设置上述突出部，上述一方有源区的上述突出部在与另一方有源区相向的一侧设置。
5.如权利要求1所述的半导体集成电路，其特征在于对上述第1有源区和上述第2有源区的一方设置上述突出部，上述一方有源区的上述突出部分别在与另一方有源区相向的一侧和与另一方有源区相向侧的相反一侧设置。
6.如权利要求3至5中的任何一项所述的半导体集成电路，其特征在于也对上述第1有源区和上述第2有源区的另一方设置上述突出部，在上述另一方有源区形成的上述突出部在与上述一方有源区相向侧的相反一侧设置。
7.如权利要求3至5中的任何一项所述的半导体集成电路，其特征在于也对上述第1有源区和上述第2有源区的另一方设置上述突出部，在上述另一方有源区形成的上述突出部在与上述一方有源区相向的一侧设置。
8.如权利要求3至5中的任何一项所述的半导体集成电路，其特征在于也对上述第1有源区和上述第2有源区的另一方设置上述突出部，在上述另一方有源区形成的上述突出部分别在与上述一方有源区相向的一侧和与上述一方有源区相向侧的相反一侧设置。
9.如权利要求2所述的半导体集成电路，其特征在于上述多条门布线以绕过上述突出部的方式进行布线。
全文摘要
本发明的课题是，提供具有能够保证晶片加工后已完成的门图形(门形状)有均匀的值的基本集合元件的半导体集成电路。在半导体衬底(未图示)上形成p型有源区1和n型有源区2。然后，在该p型有源区1和n型有源区2上形成3条门布线3、4、5，在p型有源区1上，在与n型有源区2相向侧的相反一侧(图中的p型有源区1的上侧)形成用于设置接触孔6、7的突出部。在该突出部所形成的接触孔6在门布线3与门布线4之间形成。另外，在突出部所形成的接触孔7在门布线4与门布线5之间形成。
文档编号H01L21/822GK1469474SQ03107978
公开日2004年1月21日 申请日期2003年3月28日 优先权日2002年7月19日
发明者澁谷宏治, 谷宏治 申请人:三菱电机株式会社