专利名称：部分耗尽硅基绝缘体器件结构的自对准主体结的制作方法
技术领域：
本发明总体上涉及硅基绝缘体(SOI)晶片的器件加工方法，更加具体的说，涉及用于形成部分耗尽的SOI器件结构的有效面积自对准主体结的结构和方法。
背景技术：
SOI为一种将绝缘层(例如，埋置的氧化层)放置在硅衬底上的器件加工技术。那么在位于绝缘层的顶部上的硅层中就可制造晶体管。该技术可允许电路在较高的速度下运行，并且由于结电容的减小而消耗较少的能量。这些操作方面的改进使得SOI的器件加工技术成为高性能数字系统的优选方法。
根据硅的厚度和掺杂等级，可将SOI器件制造成全部或部分耗尽的结构。部分耗尽的结构(PD)是在半导体层中形成的，所述半导体层足够厚以确保在器件关闭时，通道将不被完全耗尽。完全耗尽的结构需要超薄的硅层，其是难于制造的。因为部分耗尽的PD结构较容易制造，所以许多SOI器件是PD结构的。
然而，由于“浮动-体”效应，PD结构也存在操作问题，其比FD结构中的问题小得多。埋置氧化层产生一个已知为主体的结点，其并不与固定电压进行电连接；因此，其被描述为浮动的。浮动体效应将引起若干问题，例如纽结效应、漏电流溢出、单晶体管闩锁、和减少的漏击穿电压。
已提出了至少两种用于克服浮动-体效应的解决方案将位于埋置氧化层下的衬底偏置或直接偏置主体。在该两个解决方案中，直接偏置主体看起来像是最有前途的。H栅或T栅布置方法的应用已经成功用于直接偏置主体，从而抑制了浮动-体效应。然而，这些方法增加了器件所需的布置区域，这对于大规模集成来说是一个大的缺点。另外，这些方法给器件添加了不期望的寄生闸极氧化电容，这恶化了性能。
Min等人在他们的文章“用于SOI应用的部分槽隔离的主体结结构(Partial Trench Isolated Body-tied(PTIBT)Structure for SOIApplications)”中提出了使用改进的浅槽隔离(STI)方法来降低寄生电容，所述文献在此通过参考而被并入本文。然而，临界尺寸和与该方法所需的另外的平版印刷术和蚀刻步骤相关联的校准直接反应了晶体管的电宽度，这导致在电路设计中所必需考虑的较大的设计变动预算。该问题变得更加关键，因为器件规格要求较小的布局。制造成本由于使这些效应最小化所需的处理步骤的附加临界控制而被显著的增加。
因此，将期望以这样一种方式偏置PD SOI器件结构的主体抑制PD结构所固有的浮动体效应，与此同时使器件的布局区域和工艺复杂性最小化。
下面结合附图详细说明了本发明的优选实施例，其中相同的参考标号在各图中指的是相同的元件，其中图1为根据一个典型实施例的SOI器件结构的平面图；图2-10为根据一个典型实施例的在各个制造阶段的图1所示的SOI器件结构的剖面图；和图11为说明根据一个典型实施例的用于形成图1所示的SOI器件结构的方法的流程图。
具体实施例方式
图1示出了使用如在此所述的自对准主体结(SABT)工艺形成的硅基绝缘体(SOI)器件结构100的典型实施例。SABT工艺将部分耗尽(PD)的结构连接至偏置终端。另外，SABT工艺在有效面积的边缘周围产生自对准的硅区域，由标准晶体管有效区域掩模所限定，从而提供区域有效的器件布局。
SOI器件结构100可形成在SOI衬底的有效区域中，并包含N+漏极102、P+漏极104、栅极106、N+源极108、P+源极110、栅极衬垫112、主体结114、P+主体触点116、N+主体触点118、侧壁120和主体结衬垫122。所述SOI器件结构可包括N通道器件和P通道器件。N+漏极102、N+源极108和栅极106可确定N通道器件。P+漏极104、P+源极110和栅极106可确定P通道器件。
栅极106可以基本上位于N通道器件的p阱区域(“p阱区域”)之上和基本上位于P通道器件的n阱区域(“n阱区域”)之上。栅极106也可以延伸到周围场氧化层124上以在晶体管和触点之间提供互连。
栅极衬垫112可基本上与栅极106的p阱和n阱区域的两侧邻近。N+漏极102和N+源极108可基本上位于在栅极106的p阱区域的相对侧上的栅极衬垫112邻近处。P+漏极104和P+源极110可基本上位于在栅极106的n阱区域的相对侧上的栅极衬垫112邻近处。P+主体触点116可基本上位于N+源极108邻近处。N+主体触点118可基本上位于P+源极110邻近处。
所述主体结衬垫122大体上可形成“U”形。主体结衬垫122可基本上位于主体触点116、118邻近处。主体结114可基本上位于侧壁120和栅极衬垫112之间。主体结114可提供从基本上位于栅极106之下的p阱区域到P+主体触点116的传导路径，和从基本上位于栅极106之下的n阱区域到N+主体触点118的传导路径。
制造SOI器件结构100的方法说明如下。
图2示出根据一个典型实施例的在初始处理阶段期间的SOI器件结构100。埋置氧化层204可形成在硅衬底层202上。然后可在埋置氧化层204上形成器件硅层206。埋置氧化层204可在器件硅层206和硅衬底层202之间提供垂直绝缘。另一种选择是，也可使用蓝宝石来代替埋置氧化层204，从而提供了一种硅基蓝宝石(SOS)器件结构。
可在器件硅层206上形成一层用作保护层的预备栅极氧化物208。预备的栅极氧化层208可通过氧化过程来形成。也可以使用其他沉积技术。预备栅极氧化层208的厚度可以基本上是200埃。然而，预备栅极氧化层208的实际厚度可以大于或小于200埃。
可将光致抗蚀剂210放在预备栅极氧化层208上作为掺杂屏障。可在器件硅层206中执行遮蔽的p阱注入和遮蔽的n阱注入，从而在器件硅层206中形成两个截然不同的区域，p阱区域212和n阱区域214。对于两种遮蔽的注入，可利用离子注入。也可使用与器件硅层206相适合的其他掺杂方法。在执行注入之后，可除去光致抗蚀剂210并清洗晶片。
图3示出根据一个典型实施例的在另外的处理阶段期间的SOI器件结构100。通过选择性蚀刻可除去预备栅极氧化层208。可在器件硅层206上形成栅极氧化层216。栅极氧化层216可以是氮化的栅极氧化物，其被用作使硼渗透最小化的工业标准材料。栅极氧化层216可进行热生长氮化硅。也可以使用其他沉积技术。栅极氧化层216的厚度可以基本是48埃。然而，栅极氧化层216的实际厚度可以大于或小于48埃。
可在栅极氧化层216上沉积一层栅极多晶硅218。可使用低压化学气相沉积法(LPCVD)来沉积栅极多晶硅层218。在优选实施例中，可以非晶态的形式沉积栅极多晶硅层218。也可以使用其他沉积技术。栅极多晶硅层218的厚度可以大体上为2000埃。然而，栅极多晶硅层218的实际厚度可以大于或小于2000埃。
可在栅极多晶硅层218中执行掩蔽P+栅极注入和遮蔽的N+栅极注入。对于两种注入可利用离子注入。也可使用与光栅多晶硅层218相适合的其他掺杂方法。在所述栅极多晶硅层218中，P+栅极注入可形成P通道器件，而N+栅极注入可形成N通道器件。
然后可在栅极多晶硅层218上沉积一层氮化物220。可使用等离子增强化学气相沉积法(PECVD)来沉积氮化层220。然而，可使用其他沉积技术，例如高密度等离子化学气相沉积法(HDPCVD)。氮化层220可基本上具有1750埃的厚度。然而，氮化层220的实际厚度可大于或小于1750埃。
另外，可在氮化层220上沉积氧化物(未示出)。如果在蚀刻栅极多晶硅层218之前除去光致抗蚀剂(如下面参照图4所述的)，则对栅极多晶硅层218进行蚀刻时，氧化层可防止蚀刻氮化层220。
图4示出根据一个典型实施例的在另外的处理阶段期间的SOI器件结构100。有效面积遮蔽切割和蚀刻可被执行以除去不想要的氮化物和多晶硅区域。带有将被蚀刻的图案的光致抗蚀剂222可被放置在氮化层220上。可使用干蚀刻工艺例如活性离子蚀刻(RIE)蚀刻氮化层220。然而也可使用其他蚀刻方法。可在蚀刻氮化层220之后除去光致抗蚀剂和清洗晶片。
然后可使用干蚀刻工艺或其它适宜的蚀刻方法对栅极多晶硅层218进行蚀刻。氮化层220和栅极多晶硅层218的蚀刻可被执行使得栅极多晶硅层218和氮化层220基本上位于器件硅层206中的p阱区域212和n阱区域214之上。
图5示出根据一个典型实施例的在另外的处理阶段的SOI器件结构100。可将主体结注入掩模放置在栅极氧化层216上。在栅极多晶硅和氮化层218、220的两侧上的器件硅层206中可执行p型主体结注入224。氮化层220和栅极多晶硅层218可基本上位于器件硅层206的p阱区域212之上用于保护p阱区域免受主体结注入224的影响。对于主体结注入224可利用离子注入。也可使用与器件硅层206相适宜的其他掺杂方法。
主体结注入224可升高形成主体结114的器件硅层206中(如参见图1)的掺杂等级。可对掺杂等级进行选择以防止N+源极108完全延伸通过主体结114。主体结114可将栅极106下面的p阱区域212连接至P+主体触点116。
一种基本类似的n型主体结也可被执行以增强P通道器件的主体结掺杂。典型地n型主体结可被执行为掩蔽注入只要遮蔽的p型注入剂量被增加以补偿p阱区域212中的该附加的n型掺杂。
图6示出根据一个典型实施例的另外的处理阶段中的SOI器件结构100。可在栅极氧化层216上沉积氧化层并返向蚀刻以形成主体结衬垫226。可使用PECVD沉积主体结衬垫226；然而，也可使用其他沉积方法。
在形成主体结衬垫226之后，可对栅极氧化层216和器件硅层206向下蚀刻至埋置氧化层204，从而基本上在器件硅层206的p阱区域和n阱区域212、214中保留下栅极氧化层216和器件硅层206。主体衬垫226可基本上位于栅极氧化层216上，邻近栅极多晶硅和氮化层218、220的每一侧。
图7示出根据一个典型实施例的在另外的处理阶段中的SOI器件结构100。可进行高温栅极掺杂驱动循环以提供均匀掺杂。例如，对于近似60分钟的基本850摄氏度的栅极驱动循环足以使栅极多晶硅层218中的注入掺杂外形平坦。该驱动循环可防止栅极多晶硅层218中的不均匀掺杂剂分布引起通过主体结衬垫226的多晶硅栅极边缘的不均匀氧化。
通过氧化可形成侧壁228。侧壁228的厚度基本上为65埃。尽管侧壁228的厚度可以从65埃发生变化，但侧壁228应该具有在进行的场效氧化沉积之前足以使蚀刻的硅表面钝化的厚度。
浅槽隔离(STI)场效氧化层230可被沉积和退火。然后可执行平坦化处理以在所述晶片上提供平坦表面。在一典型实施例中执行化学机械平坦化(CMP)过程，但也可使用其他平坦化技术。
在平坦化之后，可使用对于场效氧化层230和栅极多晶硅层218是选择的蚀刻除去氮化层220。在除去氮化层220之前，可对主体结衬垫226和场效氧化层230进行蚀刻使得主体结衬垫226和场效氧化层230与栅极多晶硅层218的顶部基本齐平。
可沉积第二多晶硅层232。可使用LPCVD沉积第二多晶硅层232。在优选实施例中，可以通过非晶态的形式沉积第二多晶硅层232。也可使用其他沉积技术。第二多晶硅层232可以具有基本上为1500埃的厚度。然而，第二多晶硅层232的实际厚度可大于或小于1500埃。
可连同栅极多晶硅层218一起切割和蚀刻第二多晶硅层232以形成栅极106(参见图1)。可对栅极106进行定形使得栅极106的p阱区域位于N+漏极102和N+源极108之间，栅极106的n阱区域位于P+漏极104和P+源极110之间。另外，第二多晶硅层232可延伸到环绕的场效氧化层230上以在晶体管和触点之间提供互连。
图8示出根据一个典型实施例的在另外的处理阶段中的SOI器件结构100的平面图。图8a示出沿图8中所示的线A-A截取的剖面图。图8b示出沿图8中所示的线B-B截取的剖面图。
可在器件硅层206中的p阱区域212和n阱区域214中执行栅极边缘轮廓调节注入234。可使用离子注入执行注入234；然而，也可利用其他注入技术。注入234的剂量和射束电流可以是器件硅层206的厚度和传导区域的宽度的函数。可选择注入参数以沿SOI器件结构100的有效区域的边缘产生电阻连接(resistive connection)。栅极边缘轮廓调节注入234可被用于产生从器件通道到主体结114的连接的传导路径。
栅极衬垫236可被沉积和蚀刻。使用遮蔽选择蚀刻可除去沿有效区域边缘定位的栅极衬垫236以增加密度。使用氧化物或氮化物作为栅极衬垫材料可根据蚀刻能力简化栅极衬垫除去过程。
图9示出根据一个典型实施例的在另外的处理阶段中的SOI器件结构100的平面图。图9a表示沿图9中所示的线A-A截取的剖面图。图9b表示沿图9中所示的线B-B截取的剖面图。
可在器件硅层206中进行另外的N+和P+注入238。可使用离子注入执行注入238；然而，也可使用其他注入技术。可基本上在形成N+漏极102和N+源极108的器件硅层206的p阱区域212中的栅极衬垫236之间执行N+注入。可基本上在形成P+漏极104和P+源极110的器件硅层206的n阱区域214中的栅极衬垫236之间执行P+注入。
另外，可基本上在邻近形成P+主体触点116的N+源极108的地方执行P+注入。主体结114将器件硅层206的p阱区域112与P+主体触点116连接。此外，可基本上在邻近形成N+主体触点118的P+源极110的地方执行N+注入。主体结114将器件硅层206的n阱区域114与N+主体触点118相连接。
图10示出根据一个典型实施例的在另外的处理阶段中的SOI器件结构100的平面图。图10a表示沿图10中所示的线A-A截取的剖面图。图10b表示沿图10中所示的线B-B截取的剖面图。
可使用快速热退火工具(RTA)在源极和漏极区域执行热退火以启动注入，以及修补由于注入对器件表面产生的任何损坏。然后可在SOI器件结构100上形成标准自对准硅化物240作为低阻抗层。
图11提供了根据一个典型实施例的用于形成SOI器件结构100的方法1100的流程图。方法1100概括了上面参照图2-图10所述的SABT工艺。
所述SABT工艺1100可提供自对准的主体电流传导路径，从而产生具有比先前所述的更加有效的区域的电路布局。通过减小整个栅极区域，器件的速度和产量可得到提高。另外，SABT工艺1100可使由未对准和临界尺寸控制引起的临界器件参数的灵敏度最小化。SABT工艺1100也可抑制使用标准主体结技术所产生的寄生栅极电容。
虽然在此处已经披露了一个典型实施例，但在不脱离本发明的范围的情况下可产生各种变化。例如，在未脱离本发明自身的范围的情况下，可利用各种样的半导体制造技术，包括各种蚀刻和沉积方法。所述附图并不是按比例绘制的，而只是典型实施例的近似。例如，在典型实施例中可将角形成圆形的，而不是如所示的笔直形的。权利要求不应被理解为局限于所述的顺序或元件，除非规定了那样的效果。因此，在下述权利要求和其等价内容范围内的所有实施例都受到本发明的保护。
权利要求
1.一种用于部分耗尽的硅基绝缘体器件结构的自对准主体结，结合包括在硅基绝缘体衬底上的有效区域；在所述有效区域上形成的N通道器件和P通道器件；提供从N通道器件的p阱区域到P+主体触点的传导路径的第一主体结；和提供从P通道器件的n阱区域到N+主体触点的传导路径的第二主体结。
2.根据权利要求1所述的结构，其中栅极基本上位于所述N通道器件的p阱区域之上和基本上位于所述P通道器件的n阱区域之上。
3.根据权利要求2所述的结构，其中所述栅极延伸到周围的场效氧化层上以在晶体管和触点之间提供互连。
4.根据权利要求1所述的结构，其中所述N通道器件包括N+漏极、N+源极和栅极。
5.根据权利要求1所述的结构，其中所述P通道器件包括P+漏极、P+源极和栅极。
6.根据权利要求1所述的器件，其中栅极衬垫基本上位于与所述p阱区域和n阱区域的两侧邻近处。
7.根据权利要求6所述的结构，其中N+漏极和N+源极基本上位于与p阱区域的相对侧上的栅极衬垫相邻近处。
8.根据权利要求6所述的结构，其中P+漏极和P+源极基本上位于与n阱区域的相对侧上的栅极衬垫相邻近处。
9.根据权利要求1所述的结构，其中所述P+主体触点基本上位于与N+源极相邻近处。
10.根据权利要求1所述的结构，其中所述N+主体触点基本上位于与P+源极相邻近处。
11.根据权利要求1所述的结构，其中主体结衬垫基本上位于与所述P+主体触点和所述N+主体触点相邻近处。
12.根据权利要求1所述的结构，其中所述第一主体结和所述第二主体结基本上位于各侧壁和栅极衬垫之间。
13.一种用于部分耗尽的硅基绝缘体器件结构的自对准主体结，结合包括在硅基绝缘体衬底上的有效区域；在所述有效区域上形成的N通道器件和P通道器件，其中所述N通道器件包括N+漏极、N+源极和栅极，其中所述P通道器件包括P+漏极、P+源极和栅极，其中所述栅极延伸至周围的场效氧化层上以在晶体管和触点之间提供互连；提供从N通道器件的p阱区域到P+主体触点的传导路径的第一主体结，其中所述P+主体触点基本上位于与所述N+源极相邻近处；和提供从P通道器件的n阱区域到N+主体触点的传导路径的第二主体结，其中所述N+主体触点基本上位于与所述P+源极相邻近处；和其中栅极衬垫基本上位于与所述p阱区域和n阱区域的两侧相邻近处，其中所述N+漏极和所述N+源极基本上位于与p阱区域的相对侧上的栅极衬垫相邻近处，其中所述P+漏极和所述P+源极基本上位于与n阱区域的相对侧上的栅极衬垫相邻近处，其中主体结衬垫基本上位于与所述P+主体触点和所述N+主体触点相邻近处，和其中所述第一主体结和所述第二主体结基本上位于各侧壁和栅极衬垫之间。
14.一种形成硅基绝缘体器件结构的方法，结合包括在器件硅层上形成一层预备栅极氧化物；在所述器件硅层中产生p阱区域和n阱区域；除去所述预备栅极氧化层；形成栅极氧化层；形成栅极多晶硅层；对所述栅极多晶硅层进行掺杂以产生P通道器件和N通道器件；形成氮化层；蚀刻所述氮化层和所述栅极多晶硅层；执行主体结注入；形成主体结衬垫；蚀刻所述主体结衬垫、栅极氮化层和器件硅层；形成场效氧化层；对所述场效氧化层进行平坦化；除去所述氮化层；形成第二多晶硅层；蚀刻所述第二多晶硅层和栅极多晶硅层以形成栅极；在所述器件硅层中产生栅极边缘轮廓调节注入以产生传导路径；和形成源极、漏极和主体触点。
15.根据权利要求14所述的方法，其中所述器件硅层是在硅基绝缘体结构的埋置氧化层上形成的。
16.根据权利要求14所述的方法，其中所述器件硅层是在硅基蓝宝石结构的蓝宝石层上形成的。
17.根据权利要求14所述的方法，其中通过氧化来形成所述预备栅极氧化层。
18.根据权利要求14所述的方法，其中所述预备栅极氧化层基本上具有200埃的厚度。
19.根据权利要求14所述的方法，进一步包括执行遮蔽的p阱注入以在所述器件硅区域中产生所述p阱区域。
20.根据权利要求14所述的方法，进一步包括执行遮蔽的n阱注入以在所述器件硅区域中产生所述n阱区域。
21.根据权利要求14所述的方法，进一步包括执行离子注入以在所述器件硅层中产生所述p阱区域和所述n阱区域。
22.根据权利要求14所述的方法，进一步包括执行选择性蚀刻以除去所述预备栅极氧化层。
23.根据权利要求14所述的方法，其中所述栅极氧化层为氮化的栅极氧化物。
24.根据权利要求14所述的方法，其中所述栅极氧化层是加热生长的氮化硅。
25.根据权利要求14所述的方法，其中所述栅极氧化层基本上具有48埃的厚度。
26.根据权利要求14所述的方法，其中使用低压化学气相沉积法来形成所述栅极多晶硅层。
27.根据权利要求14所述的方法，其中以非晶态的形式沉积所述栅极多晶硅层。
28.根据权利要求14所述的方法，其中所述栅极多晶硅层基本上具有2000埃的厚度。
29.根据权利要求14所述的方法，进一步包括执行其中的离子注入以对所述栅极多晶硅层进行掺杂。
30.根据权利要求14所述的方法，其中使用等离子增强化学气相沉积法来形成所述氮化层。
31.根据权利要求14所述的方法，其中所述氮化层基本上具有1750埃的厚度。
32.根据权利要求14所述的方法，进一步包括在所述氮化层上形成氧化层。
33.根据权利要求14所述的方法，其中离子注入被用于所述主体结注入。
34.根据权利要求14所述的方法，其中所述主体结注入形成主体结。
35.根据权利要求14所述的方法，其中对所述主体结注入的掺杂等级进行选择以防止源极延伸通过所述主体结。
36.根据权利要求14所述的方法，其中使用等离子增强化学气相沉积法来形成所述主体结衬垫。
37.根据权利要求14所述的方法，进一步包括执行高温栅极掺杂驱动循环。
38.根据权利要求37所述的方法，其中所述高温栅极掺杂驱动循环基本上为保持850摄氏度约60分钟。
39.根据权利要求14所述的方法，进一步包括形成各个侧壁。
40.根据权利要求39所述的方法，其中通过氧化形成所述侧壁。
41.根据权利要求39所述的方法，其中所述侧壁基本上具有65埃的厚度。
42.根据权利要求14所述的方法，其中对所述场效氧化物进行退火。
43.根据权利要求14所述的方法，其中使用化学机械平坦化处理来执行平坦化。
44.根据权利要求14所述的方法，其中使用选择性蚀刻除去所述氮化层。
45.根据权利要求14所述的方法，进一步包括蚀刻所述主体结衬垫和所述场效氧化层与所述栅极多晶硅层的顶部基本上平齐。
46.根据权利要求14所述的方法，其中使用低压化学气相沉积法来形成所述第二多晶硅层。
47.根据权利要求14所述的方法，其中以非晶态的形式沉积所述第二多晶硅层。
48.根据权利要求14所述的方法，其中所述第二多晶硅层基本上具有1500埃的厚度。
49.根据权利要求14所述的方法，其中所述第二多晶硅层延伸到所述场效氧化层上以在晶体管和触点之间提供互连。
50.根据权利要求14所述的方法，其中使用离子注入在所述器件硅层中产生所述栅极边缘轮廓调节注入以产生传导路径。
51.根据权利要求14所述的方法，其中对栅极边缘轮廓调节注入参数进行选择以沿所述硅基绝缘体器件结构的有效区域的边缘产生电阻连接。
52.根据权利要求14所述的方法，进一步包括形成栅极衬垫。
53.根据权利要求14所述的方法，其中使用离子注入来形成所述源极、漏极和主体触点。
54.根据权利要求14所述的方法，其中基本上在形成N+漏极和N+源极的器件硅层的p阱区域中的栅极衬垫之间执行N+注入。
55.根据权利要求54所述的方法，其中在基本上邻近所述N+源极的位置执行P+注入以形成所述P+主体触点。
56.根据权利要求14所述的方法，其中基本上在形成P+漏极和P+源极的器件硅层的n阱区域中的栅极衬垫之间执行P+注入。
57.根据权利要求56所述的方法，其中在基本上邻近所述P+源极的位置执行N+注入以形成所述N+主体触点。
58.根据权利要求14所述的方法，进一步包括执行加热退火以启动所述注入。
59.根据权利要求14所述的方法，进一步包括在所述硅基绝缘体器件结构上形成自对准的硅化物。
60.一种形成硅基绝缘体器件结构的方法，结合包括在器件硅层和栅极多晶硅层中提供p阱区域和n阱区域；在所述器件硅层中提供至少一个主体结；提供主体结衬垫；提供侧壁；通过对所述栅极多晶硅层和第二多晶硅层进行定形来提供栅极；提供栅极衬垫；在所述器件硅层中提供至少一个源极；在所述器件硅层中提供至少一个漏极；和在所述器件硅层中提供至少一个主体触点，其中所述至少一个主体结将所述器件硅层的p阱区域连接至所述至少一个主体触点。
61.根据权利要求60所述的方法，进一步包括在所述器件硅层中提供至少一个主体触点，其中所述至少一个主体结将所述器件硅层的n阱区域连接至所述至少一个主体触点。
62.根据权利要求60所述的方法，其中在硅基绝缘体结构的埋置氧化层上形成所述器件硅层。
63 根据权利要求60所述的方法，其中在硅基蓝宝石结构的蓝宝石层上形成所述器件硅层。
全文摘要
一种使用自对准主体结(SABT)处理形成的硅基绝缘体(SOI)器件结构(100)。所述SABT处理将所述部分耗尽(PD)的结构的硅主体连接至偏置终端。另外，所述SABT处理在所述有效区域的边缘周围产生自对准的硅区域，由标准晶体管有效区域掩模所限定，从而提供区域有效的器件布局。通过减小整个栅极区域，器件的速度和产量可得以提高。另外，所述处理流程使由未对准和临界尺寸控制引起的临界器件参数的灵敏度最小化。SABT处理还抑制了使用标准主体结技术所产生的寄生栅极电容。
文档编号H01L21/84GK1672262SQ03818415
公开日2005年9月21日 申请日期2003年5月27日 优先权日2002年5月30日
发明者P·费希纳 申请人:霍尼韦尔国际公司