专利名称：单个晶体管dram单元结构及其形成方法
技术领域：
本发明涉及一种动态随机存取存储器(DRAM)单元，尤其是涉及不需要分离电容的DRAM单元。
背景技术：
DRAM主要由于具有良好速度的高密度已普遍享有巨大的成功。在寻求甚至更高的密度方面，已发展了用于单个晶体管DRAM的技术。独立的单元设置在绝缘体上半导体(SOI)衬底中并仅需要单个晶体管，而废除了对过去常用在DRAM中的电容器的需要。由于不需要电容器，这些类型的DRAM单元还公知为无电容DRAM单元。在这种单个晶体管DRAM单元中，左浮置晶体管的体区，并因为其在SOI衬底上，使得晶体管的体区相互隔离，所以电荷累积在体区中。这改变了晶体管的阈值电压，并可以探测这种差异。
用于写入的技术是用于典型例子的N沟道晶体管，以产生依然在晶体管的体区中所捕获的空穴，体区电浮置。这通过选择栅极电压来取得，使得晶体管运转来得到比空穴去除更大的空穴/电子对产生。对擦除，还通过调整栅极电压除去了空穴，以便空穴去除出现比空穴/电子对产生快。困难之一是在具有足够的速度同时取得写入和擦除方面。如果在擦除模式下，空穴去除不足以比空穴/电子产生快，那么擦除就太慢了。类似地，如果在写入模式下，空穴/电子产生不足以比空穴去除快，那么写入就太慢了。这在取得用于同时读取和写入的充足速度方面存在问题。因此，有必要找到用于取得对读取和写入同时充足的速度的技术。
图1-4示例了根据本发明一个实施例制作的半导体器件的连续截面图；图5-9示例了根据本发明第二实施例制作的相似器件结构的连续截面图；和图10-13示例了根据本发明第三实施例制作的相似器件结构的连续截面图。
具体实施例方式
在一个实施例中，单个晶体管DRAM单元是形成在SOI衬底中的一个晶体管，使得在体区(body)中形成相互电隔离的DRAM单元。每个单元具有用作源和漏接触的掺杂区。邻近源和漏接触之一和邻近体区的是与体区相同的导电类型而较高浓度的区域。邻近源和漏接触之一和邻近体区的是与源和漏接触相同的导电类型而较低浓度的区域。参考附图和下面的说明，这会更好地理解。
图1中示出了形成在SOI衬底中的器件结构10，包括衬底12、衬底12上的绝缘体14、绝缘体14上方的体区16、掺杂区18、掺杂区20、栅极电介质22和栅极24。通过利用栅极24作为掩模的注入使掺杂区18和20掺杂为N-。选择该注入为足够低的功率，以便所得到的掺杂区不会沿路接触到绝缘体14。栅极可以为适合的材料。最常见地，栅极由多晶硅构成。类似地，栅极电介质22可以为适合的材料。最常见地，栅极电介质是热生长的氧化物。体区16是半导体材料并且现今最常见为硅。用于N型的掺杂剂一般为磷或砷。
图2示出了在一部分栅极24和掺杂区18上方已形成掩模26和在已进行了P型材料的成角度的注入以后的器件结构10。光刻胶是优选的掩模，但能形成该功能的其它掩模也是容许的。自垂直方向大约25度的成角度注入与通常对晶体管进行减少击穿问题的晕圈(halo)注入相似。在这种情况下，所得到的掺杂区27达到延伸于栅极24下面的区域中所示的体区16的表面上并且还位于掺杂区20下面。如果晕圈注入仅用来减少击穿，这通过利用比将要使用的低的能量来取得。并且用比区27少的净掺杂，该注入使掺杂区20从N型变为P型。
图3示出了在进行了垂直N型注入之后的器件结构10。该注入还利用掩模26以阻挡自掺杂区18的注入。该注入的结果是要形成N型的掺杂区30并留下P型的掺杂区28。掺杂区30下面的掺杂区28是图2所示的区域20的剩余部分。这是相对浅的注入。
图4示出了在形成侧壁间隔32和在栅极相反侧上的侧壁间隔34之后以及在利用栅极24和侧壁间隔32与34作为掩模的注入之后的器件结构10。该注入形成邻近侧壁间隔32的区域36和在侧壁间隔34下面具有浅部分以及主要部分基本对准侧壁间隔34的区域42。这是重、深N型注入以建立用于源和漏接触的重掺杂。该最终结构是基本上完整的单晶体管DRAM单元。应明白，在对图1-4所描述的处理中，可以有许多其它的步骤，例如进行在半导体处理中常用的牺牲氧化物步骤以及其它加热和清洗步骤。例如，在至少一个注入步骤之前可以形成随后要除去的薄层。从该注入和加热步骤中得到的结构是图3的掺杂区27具有图4中的区域40的剩余部分。掺杂为P+的该区域40(因此比体区16更大浓度)延伸进绝缘体，不仅邻近区域42而且与区域42接触。而且，区域40位于沟道流动的体区16和区域42之间。图4中所示的区域38是图3中所示的区域18的剩余部分。区域36延伸进绝缘体14。区域38不仅邻近区域36和体区16，而且共用与区域36的一个接触边界和与体区16接触的另一接触边界。
在操作中，通过施加正栅极电压给栅极24、更大的电压给区域42以及更低的电压(优选是地电压)给区域36，进行写入。这确保电子从区域36向区域42流动。由于具有相对较高浓度的区域40的存在，与不存在较高掺杂区、即为直接在栅极电介质22下面的区域的沟道电流路径中的区域40情况下的碰撞电离相比，增加了碰撞电离。按照惯例，电流与电子流动方向相反。由到达区域42的电子的能量引起的该碰撞电离、电子/空穴对的产生导致过量的空穴，这是因为在操作的该配置中为漏区的区域42聚集了电子。选择体区16和掺杂区40的掺杂能级，使得在写入期间不达到形成在此交叉处的PN结的导通电压。从而，在由碰撞电离引起的电子/空穴对形成期间，保持用于聚集空穴的二极管电流为低的。
通过增加栅极电压至区域42处的电压附近或以上的电压来进行擦除。因为随栅极电压达到漏电压减少了横向电场，这使碰撞电离减少。但是，该栅极电压还增加了体区电势。那么这具有增加空穴朝区域38扩散的效果。自体区16向区域38的电流包括空穴的聚集。区域38具有比区域36低的浓度以增加空穴流动。当通过二极管电流除去空穴时可以观察到擦除机理，二极管电流为通过正向偏置的PN结电流。当减少P和N区域任一或两者的掺杂时时，增加了该二极管电流。用较高的栅极电压，体区16充分增加了电压以穿过体区16和区域38之间的PN结的导通电压。区域38的较低浓度由此提供更大的二极管电流。
从而，在体区和漏接触之间的沟道电流路径中的P+区有利地增加了用于写入的碰撞电离，并且形成具有体区的PN结以及耦合到源接触的较低掺杂区有利地增加了用于擦除的二极管电流。在这种情况下，使存储单元具有较低的阈值电压来考虑写入，并使存储单元具有较高的阈值电压来考虑擦除。在两种情况下，使单元达到预定的状态。
图5-8中示出了在处理的各种阶段中的可替换结构。图5中为包括具有在绝缘体54上方的体区56和在绝缘体54下面的衬底52的SOI衬底的器件结构50。在体区56上面的是栅极62和栅极62下面的栅极电介质64。区域58和60与体区56相邻并基本对准栅极62。通过利用栅极62作为掩模的注入来形成区域58和60。这是深而轻的N型注入以形成N-区域。区域58和60延伸到绝缘体54。
图6中示出了在一部分栅极62上方和在区域58上方形成掩模66之后的器件结构50。与晕圈注入相似，进行相对重而浅的P型注入。这产生延伸于栅极62下面的P型区域68。该浅注入留下了为图5的一部分区域60的区域70。区域68越过区域70延伸进体区56。
图7中示出了在浅、重N型注入之后的器件结构50。这是使图6的区域68的大部分为N+的垂直注入。该重新形成的N型区如图7中的区域69所示。延伸至栅极62下面的图7的区域68的部分依然为重掺杂P型并如区域71所示。作为替换或加强，可使用掩模66进行锗注入。该锗注入将使最终的PN结的带隙降低、降低了导通电压。
图8中示出了在一部分栅极62和区域69上方形成掩模72以及重和深注入之后的器件结构50。这可以像其中注入为重、深的常规晕圈注入一样来进行，但不延伸至表面。区域74在区域76下面，区域76是图6中所示的区域58的一部分。区域74进一步延伸至体区56并由此比区域74进一步在栅极62下面。
图9中示出了在形成侧壁间隔78和在栅极62相反侧上的侧壁间隔80之后以及进行重和深N型注入之后的器件结构50。该注入分别形成基本对准侧壁间隔78和80的区域82和92。区域82和92是重掺杂和指定的N+。该注入留下为图8的一部分区域76的区域84和为图8的一部分区域74的区域86。该注入还留下为图8的区域70的小剩余部分的区域90。
对于写入，栅极62处于正电压，区域92处于较高的电压以及区域82处于较低的电压。在这种情况下，沟道电流必须穿过区域71，使得来自区域84的电子将穿过引起增加碰撞电离的重掺杂区71。对于擦除，电压反相，以便较高的电压处在区域82以及较低的电压处在区域92。这使源和漏反相。增加了要用于写入所施加的栅极电压。该沟道电流仍穿过区域71，但现在这处于低电压端，并且还穿过处于高电压端的区域84，以便出现最小的碰撞电离。轻掺杂的区域90提供了增加的二极管电流。从而，都有对于具有邻近体区和源接触区的N-区的擦除情况来说增加的二极管电流和在具有在沟道和漏接触区之间P+区域的写入期间增加的碰撞电离。
图10-13示出了第三实施例，第三实施例具有用于帮助写入和擦除无电容DRAM单元的与体区相同类型的高掺杂区和与源和漏接触相同导电类型的低掺杂区的优势。
图10中示出了与图5相似的器件结构100，包括具有在绝缘体104上方的体区106和在绝缘体104下面的衬底102的SOI衬底。在体区106上面的是栅极108和栅极108下面的栅极电介质110。区域112和114与体区106相邻并基本对准栅极108。通过利用栅极108作为掩模的注入来形成区域112和114。这是深而轻的N型注入以形成N-的N型区域。区域112和114延伸到绝缘体104。
图11中示出了覆盖区域112和一部分栅极108的掩模116形成之后以及在重和深的成角度注入之后的器件结构100。在这种情况下，改变注入的能量以从体区106的表面延伸至绝缘体104并从区域114延伸至体区106以形成P+并在栅极108下面的区域118。该成角度注入还使区域114转换成注入之后的所示P型。
图12中示出了在利用掩模116的N型垂直注入以使区域114转换回N型而更加重掺杂的器件结构100。
图13中示出了在利用栅极108作为掩模的注入之后的器件结构100。这是相对浅的注入以形成区域120为N+。区域122是在注入之后留下的图12的剩余部分区域112。该注入确立了重掺杂接触区。该最终结构是可以用碰撞电离来写入和用二极管电流来擦除的DRAM单元。
在操作中，写入取得有在栅极108上的正电压、在区域114上的较高电压和在区域120上的较低电压。沟道电流路径必须穿过在漏区侧上的重掺杂区P+，并由此提供相对高碰撞电离的优势。对于擦除，增加了栅极电压，降低了横向场并由此减少了碰撞电离，同时增加了对区域120的二极管电流。较低的掺杂区122提供了有利于擦除的增加的二极管电流。
在上述说明书中，已参考具体的实施例介绍了本发明。然而，本领域的任一普通技术人员应理解，在不脱离权利要求书中所阐明的本发明的范围的情况下，可以作出各种修改和变化。因此，说明书和附图应认为是举例说明而非限制性意义，并且所有这种修改想要包含在本发明的范围内。
上面已针对具体的实施例介绍了益处、其它优势和解决问题的方案。然而，可以使任何益处、优势或方案出现或变得更加显著的益处、优势、解决问题的方案和任何部件不应推论为任意或所有权利要求的严重的、必须的或主要的特征或部件。术语P-、N-、P、N、P+和N+用于指示相对的掺杂能级。例如，P-体区优选在1e17至5e17范围。N-将在稍微类似在大约1e17至3e17范围。在其它的应用中，P-和N-可以认为是较低的浓度，例如1e15至1e16。当然，在选择的具体制造工艺中使器件最优化时，可以大大地改变浓度。
如此处所使用的，术语“包括(comprise)”、“构成(comprising)”或其任何其它变化想要覆盖不排除的包含物，使得包括一系列部件的工艺、方法、物品或设备不仅包括那些部件，而且还可以包括不额外列出的或这种工艺、方法、物品或设备所固有的其他部件。
权利要求
1.一种单个晶体管动态随机存取存储器(DRAM)单元，包括晶体管，具有第一漏/源区、第二漏/源区、在第一和第二漏/源区之间的体区以及在体区上方的栅极，其中邻近体区的第一漏/源区的一部分的掺杂浓度与邻近体区的第二漏/源区的一部分的掺杂浓度不同。
2.如权利要求1的DRAM，其中设置所述的第一和第二漏/源区的一部分相对靠近栅极。
3.如权利要求1的DRAM，进一步包括在体区和第一漏/源区之间的晕圈区。
4.如权利要求3的DRAM，其中使用碰撞电离来使电荷迁移至体区，用来降低晶体管的阈值电压以在DRAM单元的写入操作期间写入第一状态。
5.如权利要求4的DRAM，其中第一漏/源区是相对重掺杂的，并响应施加到重掺杂漏/源区的高电势、到第二漏/源区的低电势和在低和高电势之间的栅极电势，在写入操作期间降低了阈值电压。
6.如权利要求3的DRAM，其中使用漏/源二极管以从体区中除去电荷，来升高晶体管的阈值电压以在DRAM单元的写入操作期间写入第二状态。
7.如权利要求6的DRAM，其中第一漏/源区是相对重掺杂的，并响应施加到重掺杂漏/源区的高电势、到第二漏/源区的低电势和高栅极电势，在写入操作期间升高了阈值电压。
8.如权利要求2的DRAM，其中第二漏/源区包括锗。
9.如权利要求1的DRAM，其中晶体管的特征在于是绝缘体上硅(SOI)N沟道晶体管。
10.一种单个晶体管动态随机存取存储器(DRAM)单元，包括晶体管，具有第一漏/源区、第二漏/源区、在第一和第二漏/源区之间的体区以及在体区上方的栅极，其中直接邻近第一漏/源区的体区的区域的掺杂浓度具有与直接邻近第二漏/源区的体区的区域不同的掺杂浓度。
11.如权利要求10的DRAM，其中晶体管的特征在于是绝缘体上硅(SOI)N沟道晶体管。
12.如权利要求10的DRAM，其中直接邻近第一漏/源区的体区的区域是晕圈区。
13.如权利要求12的DRAM，进一步包括位于体区和第一/源漏区之间并在晕圈下面的含有锗的区域。
14.如权利要求10的DRAM，其中使用碰撞电离来使电荷迁移至体区，用来降低晶体管的阈值电压以在写入操作期间写入第一状态至DRAM单元。
15.如权利要求14的DRAM，其中第一漏/源区是相对重掺杂的，并响应施加到重掺杂漏/源区的高电势、到第二漏/源区的低电势和在低和高电势之间的栅极电势，在写入操作期间降低了阈值电压。
16.如权利要求10的DRAM，其中使用漏/源二极管以从体区中除去电荷，来升高晶体管的阈值电压以在DRAM单元的写入操作期间写入第二状态。
17.如权利要求16的DRAM，其中第一漏/源区是相对重掺杂的，并响应施加到重掺杂漏/源区的高电势、到第二漏/源区的低电势和高栅极电势，在写入操作期间升高了阈值电压。
18.一种单个晶体管动态随机存取存储器(DRAM)单元，包括晶体管，具有第一漏/源区、第二漏/源区、在第一和第二漏/源区之间的体区以及在体区上方的栅极，其中直接邻近第一漏/源区的体区的第一区域的掺杂浓度具有与直接邻近第二漏/源区的体区的第二区域不同的掺杂浓度，以及其中邻近体区的第一漏/源区的一部分的掺杂浓度与邻近体区的第二漏/源区的一部分的掺杂浓度不同。
19.如权利要求18的DRAM，其中晶体管的特征在于是绝缘体上硅(SOI)N沟道晶体管。
20.如权利要求19的DRAM，直接邻近第一漏/源区的体区的区域是晕圈区。
21.如权利要求20的DRAM，进一步包括位于体区和第一/源漏区之间并在晕圈下面的含有锗的区域。
22.如权利要求18的DRAM，其中使用碰撞电离来使电荷迁移至体区，用来降低晶体管的阈值电压以在写入操作期间写入第一状态至DRAM单元。
23.如权利要求22的DRAM，其中第一漏/源区是相对重掺杂的，并响应施加到重掺杂漏/源区的高电势、到第二漏/源区的低电势和在低和高电势之间的栅极电势，在写入操作期间降低了阈值电压。
24.如权利要求18的DRAM，其中使用漏/源二极管以从体区中除去电荷，来升高晶体管的阈值电压以在DRAM单元的写入操作期间写入第二状态。
25.如权利要求24的DRAM，其中第一漏/源区是相对重掺杂的，并响应施加到重掺杂漏/源区的高电势、到第二漏/源区的低电势和高栅极电势，在写入操作期间升高了阈值电压。
26.一种用于形成单个晶体管动态随机存取存储器(DRAM)单元的方法，包括如下步骤提供具有形成在衬底上的绝缘体和形成在绝缘体上的半导体层的绝缘体上硅(SOI)半导体器件；在半导体层中形成存储单元的体区；在体区上方形成栅极；在邻近体区以及在体区的相反侧上的半导体层中形成第一和第二漏/源区；在邻近第一漏/源区的体区中形成晕圈区；在栅极下面的第一漏/源区中形成重掺杂延伸部分；以及在栅极下面的第二漏/源区中形成轻掺杂延伸部分。
27.如权利要求26的方法，其中体区是P型，以及第一和第二漏/源区是N型。
28.如权利要求26的方法，其中晕圈区是P型，重掺杂延伸部分是N型，以及轻掺杂延伸部分是N型。
29.一种用于形成单个晶体管动态随机存取存储器(DRAM)单元的方法，包括如下步骤提供具有形成在衬底上的绝缘体和形成在绝缘体上的半导体层的绝缘体上硅(SOI)半导体器件；在半导体层中形成存储单元的体区；在体区上方形成栅极；在邻近体区以及在体区的相反侧上的半导体层中形成第一和第二漏/源区；在邻近第一漏/源区以及邻近栅极的体区中形成第一晕圈区；以及在邻近第二漏/源区以及邻近绝缘体的体区中形成第二晕圈区。
30.如权利要求29的方法，进一步包括在第一晕圈区下面和邻近第一漏/源区所形成的第一轻掺杂延伸部分。
31.如权利要求29的方法，进一步包括在第二晕圈区上面和邻近第二漏/源区所形成的第二轻掺杂延伸部分。
32.一种用于形成单个晶体管动态随机存取存储器(DRAM)单元的方法，包括如下步骤提供具有形成在衬底上的绝缘体和形成在绝缘体上的半导体层的绝缘体上硅(SOI)半导体器件，半导体层具有一表面；在半导体层中形成存储单元的体区；在半导体层的表面上的体区上方形成栅极；在邻近体区以及在体区的相反侧上的半导体层中形成第一和第二漏/源区；在邻近第一漏/源区和邻近栅极的体区中形成晕圈区；重掺杂第一漏/源区；以及重掺杂第二漏/源区的一部分，该部分靠近半导体层的表面。
全文摘要
单个晶体管DRAM单元(10)形成在SOI衬底(12、14)中，以便DRAM单元形成在相互电隔离的体区中。每个单元(10)具有用作源和漏接触的掺杂区(36，42)。在漏接触(42)和体区(16)之间是有助于碰撞电离并由此在编程期间形成电子/空穴、并且是与体区(16)相同的导电类型而比体区(16)高浓度的区域(40)。邻近源接触(36)和邻近体区(16)的是在擦除期间有助于二极管电流并与源接触(36)相同导电类型而比源接触(36)低浓度的区域(38)。
文档编号H01L29/10GK1695250SQ03824916
公开日2005年11月9日 申请日期2003年8月28日 优先权日2002年11月8日
发明者詹姆士·D·比尔内特 申请人:飞思卡尔半导体公司