专利名称：可避免短路的自行对准金属硅化物制程的处理方法
技术领域：
本发明涉及一种自行对准硅化物制程的处理方法，特别是涉及一种在自行对准硅化物制程中，可避免电性短路的处理方法。
背景技术：
自行对准(self-aligned)技术应用于形成大与超大尺寸积体半导体元件中，当元件尺寸缩小至深次微米范围时，许多问题便因此而生，例如片电阻增加。为克服类似的问题，便将自行对准硅化物(salicide)应用到半导体元件的制造上。
自行对准硅化物制程牵涉到，在一般制程中能与硅化合、但不与氧化硅、氮化硅或氮氧化硅反应的金属沉积。应用于自行对准硅化物制程的金属，包含铂(platinum，Pt)、钛(titanium，Ti)、镍(Nickel，Ni)与钴(Cobalt，Co)，每种金属可和硅形成低电阻率相(lowresistivity phase)，例如PtSi2、TiSi2、NiSi与CoSi2。在MOS晶体管形成中，金属沉积在栅极蚀刻与源极/漏极接合(source/drain junction)形成之后。一般而言，在金属沉积之前，会先移除在半导体元件上的自然氧化层(nature oxide)，常用的方法，例如就地氩气溅镀蚀刻的方式(in-situ Ar sputter etch)。
然而，过度的溅镀蚀刻，会在栅极与源极/漏极之间的间隙壁上造成硅的再沉积(re-deposition)，因而导致后续金属沉积后的电性短路。
发明内容
为了避免后续金属沉积后发生电性短路，本发明所要解决的技术问题是提供一种可避免自行对准硅化物制程后的电性短路的处理方法，其利用掺杂半导体材料后或沉积一层薄金属来抑制自然氧化层的形成，以避免过度溅镀蚀刻方式造成硅的再沉积。
为了解决上述技术问题，本发明提供一种处理方法，其应用于一半导体结构上，该处理方法包括提供所述半导体结构的一表面，该表面具有一导电区域与一绝缘区域；在所述导电区域与所述绝缘区域中形成一保护结构，例如注入硅或锗，或是沉积一钛薄层，以避免自然氧化层的形成；及在所述导电区域上形成一金属硅化物。
应用本发明处理后的半导体结构，由于能够避免自然氧化物的形成，因此可以降低后续氩气溅镀蚀刻蚀剂量，也可降低后续金属硅化物形成时的温度，使得金属硅化物制程更容易控制。
下面结合具体实施例及附图对本发明进行进一步的说明。
图1及图2为本发明的半导体结构的结构剖视图。
标号说明10半导体底材12第一掺杂区域13第一掺杂区域14第二掺杂区域15第二掺杂区域16栅电极17栅氧化层18间隙壁20保护层具体实施方式
本发明的处理方法可被广泛地应用到许多应用中，并且可利用许多适当的材料制作，在此本发明通过一较佳实施例来说明，当然本发明并不局限于该具体实施例，本领域内的普通技术人员所熟知的一般的替换无疑地涵盖在本发明的保护范围内。
其次，本发明用示意图详细描述如下，在详述本发明实施例时，为了便于说明，表示半导体结构的剖面图与俯视图会不依一般比例作局部放大，不应以此作为对本发明的限定。此外，在实际的制作中，应包含长度、宽度及深度的三维空间尺寸。
图1与图2为本发明的一半导体结构的剖面示意图。参照图1所示，在此实施例中，一半导体结构包含一半导体底材10，第一掺杂区域12与13、第二掺杂区域14与15位于半导体底材10的表面下。此外，一栅极结构，包含栅电极16与其侧壁上的间隙壁18则位于半导体底材10的表面上。半导体底材10为一含硅晶片，可以是单晶硅晶片(monocrystallineSi wafer)，或是包含外延硅(epitaxial Si-containing)的底材。第一掺杂区域12与13，可以是含有N型或P型掺杂离子的区域，例如一般的轻掺杂区域。第二掺杂区域14与15分别位于第一掺杂区域12与13的两侧，也可以是含有N型或P型掺杂离子的区域，例如一般的源极/漏极区域。栅电极16，一般为导电的掺杂或无掺杂的多晶硅层(polysilicon layer)。间隙壁18，则由绝缘材料形成，例如氧化硅或氮化硅等等。
要说明的是，栅极结构还包含其它的部分，例如栅氧化层17。再者，间隙壁18也可以是由多层绝缘层所形成的结构，而非限于单一绝缘材料形成的间隙壁。在本发明中，对于这样的半导体结构而言，其表面可分成导电区域，例如栅电极16及第二掺杂区域14与15，与绝缘区域，例如间隙壁18的表面。要说明的是，本发明对于其它未显示的半导体结构而言，不论是多层或单层结构，只要表面由导电材料或半导体材料所构成或形成的，都是本发明中所述的导电区域。而相对的，只要表面由绝缘材料或低介电材料所构成或形成的，都是本发明中所述的绝缘区域。
参照图2所示，在此半导体结构的表面，也就是导电区域与绝缘区域范围中，形成一保护层20。在一实施例中，保护层20的形成，是利用全面性离子注入(blanket implanting)的方式，将导电粒子，例如硅、锗，注入导电区域与绝缘区域范围中。此保护层20对于半导体结构而言，可以避免在表面上形成自然氧化物，特别是在导电区域中。本发明的特征之一，在于利用注入的方式所形成的保护层20，能够避免自然氧化物的形成。
在另一实施例中，保护层20亦可利用沉积一钛薄层的方法，形成于导电区域与绝缘区域范围上。此钛薄层会位于表面层下(underlayer)。本发明的的另一特征，是利用注入导电粒子或沉积钛薄层的方式所形成保护层20，可避免降低后续金属硅化物，例如硅化钴形成时硅与钴的内扩散(interdiffusion)的缺陷形成。
以上所述的实施例仅是为了说明本发明的技术思想及特点，其目的在于使本领域内普通技术人员能够了解本发明的内容并据以实施，不能仅据此来限定本发明的专利范围，即凡依本发明所揭示的精神所作的等同变化或修饰，仍应涵盖在本发明的专利保护范围内。
权利要求
1.一种可避免短路的自行对准金属硅化物制程的处理方法，其应用于一半导体结构上，其特征在于，该处理方法包括提供所述半导体结构的一表面，该表面具有一导电区域与一绝缘区域；在所述导电区域与所述绝缘区域中形成一保护结构，以避免自然氧化层的形成；及在所述导电区域上形成一金属硅化物。
2.根据权利要求1所述的可避免短路的自行对准金属硅化物制程的处理方法，其特征在于，其中形成所述保护结构的步骤包含以全面性离子注入方式将硅注入该导电区域与该绝缘区域中。
3.根据权利要求1所述的可避免短路的自行对准金属硅化物制程的处理方法，其特征在于，其中形成所述保护结构的步骤包含以全面性离子注入方式将锗注入该导电区域与该绝缘区域中。
4.根据权利要求1所述的可避免短路的自行对准金属硅化物制程的处理方法，其特征在于，其中形成所述保护结构的步骤包含在所述导电区域与该绝缘区域中形成一钛薄层。
5.根据权利要求1所述的可避免短路的自行对准金属硅化物制程的处理方法，其特征在于，其中该导电区域包含一栅电极表面。
6.根据权利要求1所述的可避免短路的自行对准金属硅化物制程的处理方法，其特征在于，其中该绝缘区域包含所述栅电极的一氮化硅间隙壁表面。
7.根据权利要求1所述的可避免短路的自行对准金属硅化物制程的处理方法，其特征在于，其中该导电区域包含一源极/漏极区域表面。
8.根据权利要求1所述的可避免短路的自行对准金属硅化物制程的处理方法，其特征在于，其中该金属硅化物包含形成一硅化钴层。
9.一种可避免短路的自行对准金属硅化物制程的处理方法，其应用于一半导体结构上，该处理方法包括提供该半导体结构的一表面，该表面具有一导电区域与一绝缘区域；在所述导电区域与所述绝缘区域中以全面性离子注入方式注入至少一种半导体粒子；及在该导电区域上形成一金属硅化物。
10.根据权利要求9所述的可避免短路的自行对准金属硅化物制程的处理方法，其特征在于，其中所述的半导体粒子包含硅。
11.根据权利要求9所述的可避免短路的自行对准金属硅化物制程的处理方法，其特征在于，其中所述的半导体粒子包含锗。
12.根据权利要求9所述的可避免短路的自行对准金属硅化物制程的处理方法，其特征在于，其中所述的导电区域包含一栅电极表面。
13.根据权利要求10所述的可避免短路的自行对准金属硅化物制程的处理方法，其特征在于，所述的绝缘区域包含所述栅电极的一氮化硅间隙壁表面。
14.根据权利要求9所述的可避免短路的自行对准金属硅化物制程的处理方法，其特征在于，其中所述的导电区域包含一源极/漏极区域表面。
15.根据权利要求9所述的可避免短路的自行对准金属硅化物制程的处理方法，其特征在于，其中所述金属硅化物包含形成一硅化钴层。
16.一种可避免短路的自行对准金属硅化物制程的处理方法，其应用于一半导体结构上，该处理方法包括提供该半导体结构的一表面，该表面具有一导电区域与一绝缘区域；在所述导电区域与该绝缘区域中形成一钛薄层；及在所述导电区域上形成一金属硅化物。
17.根据权利要求16所述的可避免短路的自行对准金属硅化物制程的处理方法，其特征在于，其中所述导电区域包含一栅电极表面。
18.根据权利要求16所述的可避免短路的自行对准金属硅化物制程的处理方法，其特征在于，所述绝缘区域包含所述栅电极的一氮化硅间隙壁表面。
19.根据权利要求16所述的可避免短路的自行对准金属硅化物制程的处理方法，其特征在于，其中所述导电区域包含一源极/漏极区域表面。
20.根据权利要求16所述的可避免短路的自行对准金属硅化物制程的处理方法，其特征在于，其中所述金属硅化物包含形成一硅化钴层。
全文摘要
本发明提供一种可避免短路的自行对准金属硅化物制程的处理方法，可应用于一半导体结构上，包含半导体结构的表面，该表面具有一导电区域与一绝缘区域，并在其中形成一保护结构，例如布植硅或锗，或是沉积一钛薄层，以避免自然氧化层的形成，之后再在所述导电区域上形成一金属硅化物。
文档编号H01L21/265GK1610077SQ20031010805
公开日2005年4月27日 申请日期2003年10月21日 优先权日2003年10月21日
发明者金平中, 张有志 申请人:上海宏力半导体制造有限公司