专利名称：金属线间介质膜的填充工艺的制作方法
技术领域：
本发明属于半导体集成电路制造工艺技术领域，具体涉及一种金属互连线间介质膜的填充工艺背景技术随着IC工艺技术的不断提升，国内大生产线技术从0.25μm工艺已经进入0.18μm或更先进的技术；从国际上来讲，现在已进入主流0.13μm的铜工艺，研发0.09μm或更先进的工艺。就0.18μm的工艺而言，Al线互连仍然是生产厂家和顾客的首选，因为经过多年的生产和研究，人们对Al线互连了解的比较清楚。然而，由于器件尺寸的减小，金属层厚度变化微小或未变(为了保持一定的电阻率)，使得刻蚀后Al线之间的槽变得窄而深，即较IC用语于为高的高宽比A/R(比如≥3.0)，这就给高密度等离子体(HDP)化学气相淀积(CVD)。填空带来一定的难度，尤其是A/R≥3.0的情形。
通常人们解决这一问题的方法是降低D/S(淀积/溅射)比，但这并不一定解决空洞，只能将空洞转移到靠近底部。通过实验，我们发现降低预淀积层(HDPCVD工艺的一部分---淀积开始前的防护膜)的厚度，并改用富硅SiO2作为预淀积层(抗等离子体溅射能力强)，可有效的解决填空性的问题，对等离子体损伤也能起到有效的防护。
综上所述，随着IC技术的发展，尤其是0.18μm的工艺发展，金属互连线间的填空问题成为人们关注的问题之一。我们通过实验，对A/R≥3.0的情形进行了研究，提出采用富硅SiO2作为预淀积层，并减小其厚度，可有效的改善其填空性。
发明内容
本发明的目的在于提出一种可以有效改善金属线间介质填空性的填充工艺。
通常情况下，HDPCVD工艺中预淀积层为通常的SiO2，其厚度为50-70nm，以防止随后的等离子体对金属线的损伤；正是由于预淀积层使得已经很高的A/R比提高了2-3倍，比如，A/R＝3.25(刻蚀后的金属间槽深(A)为650nm，宽(R)为200nm)，预淀积层后A/R变为8左右，从而使得真正填空的难度提高。为了减少填空的难度，本发明对A/R为3.0-3.4的情形，减少预淀积层的厚度至25-35nm，同时采用富硅SiO2作为预淀积层，淀积/溅射(D/S)减到≤2.8，以保证等离子体的损伤为最小。
本发明提出HDPCVD填空工艺如下对A/R为3.0-2.4的情形，在HDPCVD淀积时，将相应的预淀积层淀积步骤的总时间减为一半(如从原来的12秒改该为6秒)，同时将O2/SiH4从1.7-2.0调到1.4-1.6左右(比如O2＝78Ssccm(每分钟立方厘米)，SiH4＝39sccm调到O2＝58Ssccm，SiH4＝39sccm；控制预淀积层的富硅氧化膜的流量O2/SiH4为(50-64)/(30-48)(sccm)。同时，将D/S(淀积/溅射)比减小到≤2.8。
本发明通过实验有效改善了原有HDPCVD工艺的填空能力，使得原来A/R＝3.0的槽不仅填满，而且A/R＝3.25的槽也能填满。本技术工艺简单，操作方便，工艺窗口宽。从而提高了产品的可靠性和成品率，节约了成本。
具体实施例方式
下面通过具体实施例进一步描述本发明将刻蚀后并清洗后的硅片放入HDPCVD淀积腔内(如应用材料公司生产的Ultima腔)，其中A/R＝3.25(刻蚀后的金属间槽深为650nm，宽为200nm)，选取D/S(淀积/溅射)比为2.6，然后进行填空淀积，其预淀积层的主要参数如下
其填空效果很好。调整相应参数，均可获得良好填空效果。
权利要求
1.一种采用高密度等离子体化学气相淀积的金属互连线间介质膜的填充工艺，其特征在于对高宽比A/R为3.0-3.4的情形，A.预淀积层的厚度为25-35nm；B.预淀积层采用富硅氧化膜；C.淀积/溅射比减小到≤2.8。
2.根据权利要求1所述的填充工艺，其特征在于所述的富硅氧化膜的组份比例为O2/SiH4＝1.4-1.6。
3.根据权利要求1或2所述的填充工艺，其特征在于上述预淀积层的富硅氧化膜的流量O2/SiH4分别为(50-64)/(30-48)每分钟立方厘米。
全文摘要
本发明属于半导体集成电路制造工艺技术领域，具体涉及一种金属互连线间介质膜的填充工艺。随着IC技术的进步，尤其是0.18μm的Al工艺，金属互连线间的介质填空性成为人们关注的问题之一。为了改善填空性，提高产品的互连可靠性，本发明采用了新的高密度等离子体(HDP)化学气相淀积(CVD)工艺，有效的改善了填空性。本发明通过控制预淀积层的厚度和成分，有效地解决了A/R(高宽比)为3.0－3.4的填空问题。从而提高了互连的可靠性，同时提高了产额。
文档编号H01L21/31GK1540726SQ200310108278
公开日2004年10月27日 申请日期2003年10月30日 优先权日2003年10月30日
发明者缪炳有 申请人:上海集成电路研发中心有限公司, 上海华虹(集团)有限公司