专利名称：贴合绝缘体基外延硅基片及其制造方法与半导体装置的制作方法
技术领域：
本发明涉及贴合SOI(Silicon On Insulator绝缘体基外延硅)基片及其制造方法与使用该基片的半导体装置，更详细地说，涉及在将活性层用晶片和支持基片用晶片隔着绝缘层贴合后，使活性层用晶片的厚度减小作为SOI层的技术。
背景技术：
随着在硅基片上构成的LSI的高集成化、多功能化的要求越来越迫切，各元件之间的分离成为了重要的问题。传统的LSI是厚度为500～800μm的硅晶片，在其表层(从表面十几μm的部分)集成电子电路元件。
为解决这样的元件之间的分离问题，就有采用SOI基片。在SOI基片中，形成器件的SOI层和支持该SOI层的支持基片用晶片之间隔着几μm厚度的埋置硅氧化膜。
在该SOI基片中，容易实现包含由三维结构产生的多功能化的器件的高集成化，能够降低软错误并保证高可靠性，从而也能够抑制耗电。
以前，作为SOI基片，例如在日本的特开2001-144276号公报中公开了一种“半导体基片”。该半导体基片在一张硅基片的表面上二维地排列多个沟道(沟)后，通过热处理，使硅原子在基片的表层发生迁移，将各沟道的开口部内壁连结作为器件形成区域(SOI层)，同时将各沟道的内部连通来形成平板状的空腔(绝缘层)。
但是，依据传统的半导体基片和其制造方法，在制造时很难管理在半导体基片的表面形成的沟道尺寸或用以通过硅原子的迁移形成平板状空腔的热处理条件等。结果，很难按照预先设计来制造出SOI结构。
因此，发明者专心研究的结果，着眼于贴合SOI基片进行改进。即，在贴合SOI基片的制造时，在活性层用晶片的表面和/或支持基片用晶片的表面形成凹部，以两表面作为贴合面将活性层用晶片和支持基片用晶片贴合，结果能够制造出内部具有大概按照预先设计的空腔的贴合SOI基片，从而完成了本发明。
本发明的目的在于提供一种能够以尺寸精度高的空腔作为绝缘层埋置的贴合SOI基片和其制造方法。
另外，本发明的另一目的在于提供一种容易在同一个芯片上混装MOS元件和双极元件的贴合SOI基片和其制造方法。
发明公开第一发明是在形成器件的SOI层和支持该SOI层的支持基片用晶片之间隔着绝缘层贴合的贴合SOI基片中，所述绝缘层是含有空腔的贴合SOI基片。
SOI层用晶片可采用各种晶片作为支持基片用晶片，例如单结晶硅晶片、镓/砷晶片等。
本发明并不限定形成于SOI层上的器件的种类。例如，可以是MOS型元件、双极元件以及各种二极管、各种晶体管等，也可以是存储器、处理器以及各种数字电路、各种模拟电路等。
本发明并不限定SOI层的厚度。例如厚膜的SOI层为20～50μm厚。另外，薄膜的SOI层为0.01～20μm厚。
空腔可以在SOI层平面内的几乎整个区域上形成。或者，也可以在该平面内部分地形成。该空腔的形状可以是例如平面上的圆形、椭圆形、三角形或四边形以上的多边形。
空腔的高度(基片厚度方向的长度)为0.01～50μm，最好是0.01～5μm。
依据有关第一发明的贴合SOI基片，能够容易得到具有空腔的SOI基片作为绝缘层。因此，增强了空腔的形状、配置等方面的自由度。另外，容易设计期望的器件、电路等。例如，能够容易制造出混装了MOS型元件和双极元件的半导体装置。
第二发明是在第一发明中所述空腔在所述贴合SOI基片的平面内多个位置上形成的贴合SOI基片。
空腔可与期望的器件、电路等对应地形成。
第三发明是在第一发明或第二发明中所述绝缘层含有多个不同高度的空腔的贴合SOI基片。
该绝缘膜可以在SOI层的贴合面形成，也可以在支持基片用晶片的贴合面上形成。另外，也可以在SOI层和支持基片用晶片的两方的贴合面上形成。形成绝缘膜并不局限于SOI层和/或支持基片用晶片的贴合面。例如，也可以在SOI层和/或支持基片用晶片的整个面上形成。
第四发明是在第一发明中所述SOI层在平面内厚度不同的贴合SOI基片。
在厚度不同的区域，可分别形成适合的元件。
第五发明是贴合SOI基片的制造方法，其中包括在活性层用晶片的表面和/或支持基片用晶片的表面形成凹部的凹部形成工序；通过以形成了该凹部的表面作为贴合面将活性层用晶片和支持基片用晶片贴合而形成空腔的贴合工序；以及在该贴合晶片中，减小所述活性层用晶片的厚度来形成SOI层的减厚工序。
凹部可以在活性层用晶片的表面形成。另外，也可以在支持基片用晶片的表面形成。另外，也可以在活性层用晶片的表面和支持基片用晶片的表面上都形成。
形成凹部可采用各种方法，例如采用光刻法等。凹部的深度、宽度、形状也可任意设定。例如，可以在形成凹部的晶片表面上，配置具有与凹部相同形状的图案孔的图案化掩模，经由该图案孔，通过预定的刻蚀法在晶片表面刻蚀凹部。本发明并不限定刻蚀法。例如，可以采用使用混合了氢氟酸和硝酸的混合酸的酸性刻蚀，使用NaOH或KOH等的碱性刻蚀。除此以外，还可以采用各种干刻蚀。
另外，通过刻蚀以外的方法也可以形成该凹部。也就是说，例如通过各种薄膜形成法，使凹部以外的晶片表面部分隆起来相对地形成凹部的方法。具体地说是如下方法通过光刻法，在形成凹部的晶片表面上形成具有除该凹部的形成区域部分的图案孔的掩模。然后，经由该图案孔，通过预定的薄膜形成法在晶片表面形成预定的薄膜。接着，除去掩模在晶片表面上形成设定尺寸的凹部。
作为薄膜形成法，例如有溅射法、真空蒸镀法、CVD(化学汽相淀积)法、外延生长法等。
活性层用晶片和支持基片用晶片之间的贴合，例如通过在常温下重叠两晶片之后，实施贴合热处理来进行。该贴合热处理的加热温度为800℃以上，例如为1100℃。贴合热处理的时间为例如两小时。所使用的热氧化炉内的气氛气体采用氧等。
作为活性层用晶片的减厚方法，例如从热氧化后表面侧向活性层用晶片注入氢离子等轻元素，然后，将活性层用晶片和支持基片用晶片贴合并实施热处理。此时，可以采用从注入了氢离子的部分剥离活性层用晶片的不必要部分的灵活切割(smart-cut)法。
除此以外，可采用例如表面磨削、表面研磨的减厚法。作为其它减厚法也可以采用刻蚀阻止法等。
也就是说，在对贴合晶片的活性层用晶片侧进行表面磨削后，对该表面磨削面进行表面研磨后用作SOI层的方法。在活性层用晶片的表面磨削时，例如使用表面磨削磨刀石。作为表面研磨，例如采用由研磨装置进行的研磨。也就是说，在研磨头安装经表面磨削的贴合晶片，然后一边供给研磨液中包含浮悬磨粒的研磨剂(料浆)，一边将活性层用晶片的磨削面按压在粘贴于研磨底盘上的研磨布进行研磨。也可以只用表面研磨来使活性层用晶片的厚度减小。此时需要调整活性层用晶片的研磨条件。
作为研磨装置，可以是单片式研磨装置、分批式研磨装置。另外，也可以是涂蜡型单面研磨装置、非涂蜡型装置。
作为研磨布，例如可以采用在聚酯毛毡浸渍聚氨酯的多孔性无纺布型、将发泡后的聚氨酯块切片后的发泡性聚氨酯型、此外在聚酯毛毡浸渍聚氨酯的基材表面上层叠发泡聚氨酯，并除去该聚氨酯的表层部分在发泡层形成开口部的绒面型等。
有关第五发明的贴合SOI基片的制造方法中，首先在活性层用晶片的表面和/或支持基片用晶片的贴合面上形成凹部，然后进行贴合。由此，能够埋置并形成尺寸精度高的空腔作为绝缘层。另外，可在基片平面内的多个位置同时形成空腔，并容易任意设定由这些空腔构成的SOI层的厚度。从而，能够容易制造出例如在同一个芯片上混装MOS型元件和双极元件的半导体装置。
第六发明是在第五发明的所述凹部形成工序中，在所述活性层用晶片的表面和/或所述支持基片用晶片的平面内的多个位置上形成凹部的贴合SOI基片的制造方法。
能够对应于期望的半导体装置进行设计。
第七发明是在第五或第六发明的所述凹部形成工序中，在所述活性层用晶片的表面和/或支持基片用晶片的表面，形成多个深度不同的凹部的贴合SOI基片的制造方法。
为实现不同深度，可采用例如多次的光掩模刻蚀等方法。
第八发明是在第五～第七发明中的任一发明的所述贴合工序中，在所述活性层用晶片的贴合面和/或支持基片用晶片的贴合面形成绝缘膜的贴合SOI基片的制造方法。
绝缘膜的形成，例如通过热氧化等进行。
第九发明是在第五发明中所述贴合工序在真空气氛中或减压条件下进行的贴合SOI基片的制造方法。
例如，在10torr、室温下进行。使用公知的夹具来贴合。
第十发明是在第五发明中所述减厚工序包括对贴合后的活性层用晶片进行磨削、研磨的工序的贴合SOI基片的制造方法。
第十一发明是在第五发明中包括进行达到所述活性层用晶片的预定深度位置的离子注入的工序；且所述减厚工序，包括经所述贴合后的热处理，将活性层用晶片的表面侧从该离子注入区域内剥离的工序的贴合SOI基片的制造方法。
第十二发明是一种半导体装置，其中，在形成了平面内厚度不同的SOI层的贴合SOI基片，在该SOI层中最薄的部分形成由CMOS逻辑电路构成的功能块，在其它区域形成存储器功能块和/或模拟功能块。
有关第十二发明的半导体装置中，在SOI层的厚度最薄的部分形成CMOS逻辑电路的功能块，在其它区域形成存储器功能块或模拟功能块，因此，能够有效地发挥出这些元件的功能。例如，可在SOI层的空腔形成区域形成CMOS，在SOI层的空腔非形成区域形成存储器。或者，可以在深空腔区域形成CMOS，在浅空腔区域形成存储器。
第十三发明是在第十二发明中的所述SOI层中最薄的部分，形成CMOS逻辑电路的基本单位决的半导体装置。
在该薄的部分设置CMOS逻辑电路的基本单位块时，能够得到有效地使各元件的特性最大限度地发挥作用的混装型半导体装置。
第十四发明是在第十三发明中的所述SOI层中最薄的部分，形成单位晶体管的半导体装置。
若在该部分形成单位晶体管，能够得到有效地使各元件的特性最大限度地发挥作用的混装型半导体装置。
第十五发明是在第十四发明中的所述SOI层中最薄的部分，形成单位晶体管的沟道的半导体装置。
若在该部分形成单位晶体管的沟道，能够得到有效地使各元件的特性最大限度地发挥作用的混装型半导体装置。
附图的简单说明
图1是表示有关本发明第一实施例的贴合SOI基片制造方法的活性层用晶片的处理工序的流程图。
图2是表示有关本发明第一实施例的贴合SOI基片制造方法的贴合晶片的制造工序的流程图。
图3是表示形成于有关本发明第一实施例的贴合SOI基片上的半导体装置的截面图。
图4是表示有关本发明第二实施例的贴合SOI基片制造方法中的活性层用晶片的处理工序的流程图。
图5是表示有关本发明第二实施例的贴合SOI基片制造方法中的支持基片用晶片的准备工序的流程图。
图6是表示有关本发明第二实施例的贴合SOI基片制造方法中的贴合晶片的处理工序的流程图。
图7是表示有关本发明第三实施例的贴合SOI基片制造方法中的活性层用晶片的处理工序的流程图。
图8是表示有关本发明第三实施例的贴合SOI基片制造方法中的支持基片用晶片的准备工序的流程图。
图9是表示有关本发明第三实施例的贴合SOI基片制造方法中的贴合晶片的处理工序的流程图。
最佳实施方式以下，参照附图就本发明的实施例进行说明。
参照图1～图3，就有关本发明第一实施例的贴合SOI基片和其制造方法进行说明。
有关本实施例的贴合SOI基片的特征在于从活性层10A和支持基片用晶片20之间的贴合界面分别在活性层用晶片10侧形成预定个数的低高度的空腔c和比该空腔c高的空腔d。由于此高度的不同，结果在该部分中SOI层(活性层)10A的厚度也不同。在图3中，在空腔d的上方形成厚度t1的SOI层10A，在空腔c的上方形成厚度t2的SOI层10A。其中，t1＜t2。
然后，分别在该薄的硅层部分形成CMOS100，在厚的硅层部分形成双极晶体管110。
以下，就该贴合SOI基片的制造方法进行说明。
首先，以预定条件向用公知方法制造的活性层用硅晶片10的背面(从镜面的表面至预定深度位置)离子注入氢离子。图1(a)表示该离子注入的状态。10a表示氢离子注入区域。
接着，在该活性层用硅晶片10的表面，用反应性离子刻蚀装置通过离子刻蚀形成开口面积1mm2×深度0.5μm的凹部10d...和开口面积1mm2×深度1.0μm的凹部10e...。图1(b)表示经刻蚀后的状态。为了使深度不同，例如准备多种刻蚀用掩模，并分成多个阶段进行刻蚀。
然后，在氧气气氛中通过900℃的热氧化处理，在包括活性层用晶片10的凹部10d、10e在内的露出面的整个区域上形成硅氧化膜10f。图1(c)表示氧化膜形成后的截面。
接着，将活性层用硅晶片10的表面(具有凹部的面)和预先准备的支持基片用晶片20(以与活性层用硅晶片10相同的工艺制造的硅晶片)的镜面作为贴合面(重叠面)，例如在真空装置内用公知的夹具贴合两晶片10、20。此时，在活性层用晶片10和支持基片用晶片20之间，埋设了由预定个数的开口面积1mm2×高度0.5μm的空腔c和预定个数的开口面积1mm2×高度1.0μm的空腔d及硅氧化膜10f的贴合面侧即埋置氧化膜30a构成的绝缘层。图2(a)表示其贴合后的状态。
然后，在500℃下对贴合晶片30实施一小时的低温热处理，在活性层用晶片10内形成氢气泡区域10a。上述工序中注入的氢离子形成气泡。
紧接着，对该贴合晶片30进行预定的贴合热处理(在1100℃下进行两小时)。
结果，活性层用晶片10的不必要部分(表面侧部分)从氢气泡区域10a剥离。图2(b)表示经剥离后除去氧化膜的状态。另外，通过该贴合热处理，提高了其贴合强度。
接着，通过对活性层用晶片10的剥离面进行CMP处理(研磨)或氢气焙烧处理，制造贴合SOI基片。图2(c)表示该状态。通过研磨，活性层晶片表面被镜面化。再有，30a作为埋置氧化膜起作用。
图3表示在这样制造出的贴合SOI基片上形成元件的状态。由于该SOI基片在贴合面形成高度不同的空腔c、d，结果这些空腔c、d正上方的SOI层10A厚度各不相同。在高的空腔d的正上方形成薄(厚度t1)的SOI层10A，在低的空腔c的正上方形成厚(厚度t2)的SOI层10A。
在使用该SOI基片制造半导体装置的场合，如上所述，在SOI层10A中，在高的空腔d上的对应区域形成CMOS逻辑电路。这是因为CMOS逻辑电路的形成区域最好是寄生电容尽可能小的薄膜。另外，在SOI层10A中，在与低的空腔c的对应区域(厚的区域)形成存储器或各种模拟电路(双极元件)。
另外，在SOI层10A的与空腔d的对应区域，也可以形成例如CMOS逻辑电路的基本电路、除CMOS逻辑电路之外的别的单位晶体管、单位晶体管的沟道、各种完全耗尽型SOI器件等。
这样，由于形成了不同高度的多个空腔c、d，因此，能够在同一芯片上混装不同结构的元件。
接着，图4～图6表示本发明的第二实施例。
如图4所示，有关本实施例的贴合SOI基片的制造方法的特征在于在氢离子注入前的工序中，首先在活性层用硅晶片10的表面(镜面)外延生长硅锗薄膜10b，然后在该硅锗薄膜10b的表面连续地外延生长硅薄膜10c。
再有，该活性层用硅晶片10采用由CZ法(切克劳斯基单晶生长法)提拉并进行切割、磨边、抛光、刻蚀、镜面研磨的硅晶片。
接着，向该硅锗(SiGe)薄膜10b和活性层用晶片10之间的边界部分或SiGe膜内，或者向SiGe膜正下方的硅基片内注入氢离子，使得氢离子浓度达到峰值。10a表示氢离子注入区域。这样，制造出贴合用活性层用晶片10。
另一方面，如图5所示，对支持基片用硅晶片20通过光刻法等在其贴合面(镜面)形成预定的凹部20a、20b。这些凹部20a、20b的深度互不相同。这是通过例如使采用光掩模的刻蚀条件根据凹部20a、20b不同来实现的。在最初的刻蚀中以预定深度只对凹部20a进行刻蚀，在随后的刻蚀中以预定深度对凹部20a、20b进行刻蚀。即通过两次刻蚀使凹部20a的深度比凹部20b深，例如被刻蚀成两倍深度。
然后，在凹部形成后，通过热氧化，该支持基片用晶片20的外面被氧化膜20c覆盖。再有，支持基片用晶片20经与上述活性层用硅晶片10相同的过程形成。
然后，如图6所示，通过将这些活性层用晶片10和支持基片用晶片20贴合，制造出贴合晶片30。
也就是说，在预定的真空条件下(例如在真空容器内)，通过使活性层用晶片10的硅薄膜10c表面和支持基片用晶片20的表面(凹部形成面)重叠来将它们贴合。
然后，贴合晶片30被插入到热氧化炉内实施预定的热处理。即，在氧气气氛中、500℃、一小时的条件下，在氢离子注入区域10a形成氢气泡。
接着，在1100℃下进行两小时的贴合热处理。结果提高了贴合强度。通过该热处理，贴合晶片30中活性层用晶片10被从氢气泡形成区域(硅锗薄膜10b和活性层用晶片10之间的边界部分)剥离。
这样就形成了在贴合面隔着硅氧化膜(埋置氧化膜)30a的贴合晶片30。而且，这时在硅氧化膜30a的一部分上(同一个面内的相分离的位置上)包括空腔a、b。
剥离后，通过采用刻蚀阻止法的刻蚀除去硅锗薄膜10b，露出硅薄膜10c。这里，使用对硅锗的刻蚀速度大于硅的刻蚀剂。另外，该刻蚀面通过化学、机械研磨被镜面化。结果，制造出具有由预定厚度的硅薄膜10c构成的SOI层10A的贴合SOI基片。
然后，在该SOI层10A的各空腔20a、20b的正上方部分形成预定的元件。
这样，由于采用了在活性层用晶片10的表面依次外延生长硅锗薄膜10b和硅薄膜10c，并最终将硅薄膜10c作为活性层10A的贴合SOI基片的制造方法，因此，剥离面是硅锗膜10b内或硅锗薄膜10b的正下方的活性层用硅基片10，然后通过刻蚀除去不必要的层，从而能够降低最终的SOI层表面的粗糙度。
另外，图7～图9表示本发明的第三实施例。
首先，通过对由CZ法提拉的单结晶硅锭进行切割、磨边、抛光、刻蚀、研磨，准备厚度725μm、直径200mm、初始氧浓度14.0×1017atoms/cc的、表面加工成镜面的活性层用晶片10(图7)。
接着，在该活性层用晶片10的内部，使用中电流离子注入装置，通过100keV的加速电压，以5.0×1016atms/cm2注入氢离子，使得注入深度从该晶片表面侧约为2μm。由此，在活性层用晶片10表层的预定深度位置，氢离子注入层10a在平面上分离、延伸地形成。
另一方面，通过与该活性层用晶片10相同的制法，准备相同厚度、直径的镜面加工的支持基片用晶片20(图8)。
接着，在该支持基片用晶片20上用旋涂法对其整个表面涂敷抗蚀剂膜1μm。
其后，通过光刻技术，在该抗蚀剂膜的预定部分形成预定数量的开口面积1mm2的图案孔。
然后，经由这些图案孔，在支持基片用晶片20表面的一部分，通过离子刻蚀形成开口面积1mm2×深度0.5μm的多个凹部20a...和开口面积1mm2×深度1.0μm的多个凹部20b...。
其后，将该支持基片用晶片20插入到热氧化炉中，一边向炉内吹入预定量的氧气，一边以900℃进行热氧化处理。由此，在包括凹部20a、20b的内壁整个区域在内的支持基片用晶片20的整个露出面，形成厚度0.4μm的绝缘性硅氧化膜20c。
此后，分别将活性层用晶片10的氢离子注入层10a侧的面和支持基片用晶片20的凹部20a、20b形成侧的面作为贴合面，在室温下的真空装置内，使活性层用晶片10和支持基片用晶片20重叠，从而形成贴合晶片30(图9)。此时，真空装置内为10Torr以下。通过在真空装置内进行贴合，能够在不发生贴合不良部分的情况下，使支持基片用晶片10的镜面加工后的表面和支持基片用晶片20的凹部20a、20b侧的镜面贴合。
贴合后，在贴合界面的一部分(特定位置)分别形成开口面积1mm2×深度0.5μm的预定个数的空腔a...和开口面积1mm2×深度1.0μm的预定个数的空腔b...。此时，介于活性层用晶片10和支持基片用晶片20之间的硅氧化膜20c部分成为埋置硅氧化膜30a。该埋置硅氧化膜30a的厚度为0.4μm。
这样，在本实施例中，采用贴合法来制造出具有空腔a、b的贴合SOI基片，因此，与传统的利用硅原子迁移的场合相比，能够形成高尺寸精度的空腔a、b。
然后，将该贴合晶片30插入到贴合热处理用热氧化炉内，在氧气气氛中进行500℃、一小时的用以形成气泡的热处理。因此，注入到活性层用晶片10的氢离子产生反应，形成密集了许多氢气泡的区域。
接着，在1100℃下，进行两小时的贴合热处理。由此，活性层用晶片10和支持基片用晶片20之间的贴合强度增强。该热处理时，活性层用晶片10的不必要部分从氢气泡形成区域剥离，活性层用晶片10的厚度减小。结果，在支持基片用晶片20上，隔着由空腔a、b和埋置氧化膜30a构成的绝缘层，形成预定厚度的活性层10A。然后，对由热处理在活性层10A和支持基片用晶片20的露出面形成的硅氧化膜进行HF清洗而除去。
因此，为了使该活性层10A的剥离面平滑化，进行CMP(ChemicalMechanical Polising化学机械抛光)处理。由此，活性层10A的剥离面被镜面加工。另外，也可以取代该CMP，而对活性层10A的剥离面进行氢气焙烧处理。从而制造出贴合SOI基片。
如以上说明，依据有关本发明的贴合SOI基片和贴合SOI基片的制造方法，在活性层用晶片的表面和/或支持基片用晶片的表面形成凹部，然后，以形成该凹部的表面作为贴合面将活性层用晶片和支持基片用晶片贴合，因此，能够在基片内形成由尺寸精度高的空腔构成的绝缘层。
另外，由于在单个基片内形成多个厚度不同的SOI层，因此，能够在同一基片、同一芯片上混装不同的元件结构。例如，能够混装MOS区域和双极器件的区域。
另外，能够在该贴合SOI基片上混装不同结构的元件。在这种场合，能够有效地发挥出该元件的功能。另外，能够使该元件的各部分发挥出最佳功能。另外，能够实现例如可充分发挥MOS型元件和双极型元件的各自功能的结构。
权利要求
1.一种贴合绝缘体基外延硅基片，它由形成器件的绝缘体基外延硅层和支持该绝缘体基外延硅层的支持基片用晶片隔着绝缘层贴合而成，其中所述绝缘层含有空腔。
2.如权利要求1所述的贴合绝缘体基外延硅基片，其特征在于所述空腔在所述贴合绝缘体基外延硅基片的平面内多个位置上形成。
3.如权利要求1或权利要求2所述的贴合绝缘体基外延硅基片，其特征在于所述绝缘层含有多个不同高度的空腔。
4.如权利要求1所述的贴合绝缘体基外延硅基片，其特征在于所述绝缘体基外延硅层在平面内厚度不同。
5.一种贴合绝缘体基外延硅基片的制造方法，其中包括在活性层用晶片的表面和/或支持基片用晶片的表面形成凹部的凹部形成工序；通过以形成该凹部的表面作为贴合面将活性层用晶片和支持基片用晶片贴合而形成空腔的贴合工序；以及在该贴合晶片中，减小所述活性层用晶片的厚度来形成绝缘体基外延硅层的减厚工序。
6.如权利要求5所述的贴合绝缘体基外延硅基片的制造方法，其特征在于在所述凹部形成工序中，在所述活性层用晶片的表面和/或所述支持基片用晶片的平面内的多个位置上形成凹部。
7.如权利要求5或权利要求6所述的贴合绝缘体基外延硅基片的制造方法，其特征在于在所述凹部形成工序中，在所述活性层用晶片的表面和/或支持基片用晶片的表面，形成多个深度不同的凹部。
8.如权利要求5～权利要求7中任一项所述的贴合绝缘体基外延硅基片的制造方法，其特征在于在所述贴合工序中，在所述活性层用晶片的贴合面和/或支持基片用晶片的贴合面形成绝缘膜。
9.如权利要求5所述的贴合绝缘体基外延硅基片的制造方法，其特征在于所述贴合工序在真空气氛中或减压条件下进行。
10.如权利要求5所述的贴合绝缘体基外延硅基片的制造方法，其特征在于所述减厚工序包括对贴合后的活性层用晶片进行磨削、研磨的工序。
11.如权利要求5所述的贴合绝缘体基外延硅基片的制造方法，其特征在于包括进行达到所述活性层用晶片的预定深度位置的离子注入的工序；所述减厚工序，包括经所述贴合后的热处理，将活性层用晶片的表面侧从该离子注入区域内剥离的工序。
12.一种半导体装置，其中在形成了平面内厚度不同的绝缘体基外延硅层的贴合绝缘体基外延硅基片中，在该绝缘体基外延硅层中最薄的部分形成由CMOS逻辑电路构成的功能块，在其它区域形成存储器功能块和/或模拟功能块。
13.如权利要求12所述的半导体装置，其特征在于在所述绝缘体基外延硅层中最薄的部分，形成CMOS逻辑电路的基本单位块。
14.如权利要求13所述的半导体装置，其特征在于在所述绝缘体基外延硅层中最薄的部分，形成单位晶体管。
15.如权利要求14所述的半导体装置，其特征在于在所述绝缘体基外延硅层中最薄的部分，形成单位晶体管的沟道。
全文摘要
在活性层用晶片的表面或支持基片用晶片的贴合面形成多个深度不同的凹部。将它们隔着绝缘膜贴合。由此可埋置尺寸精度高的空腔。可在基片平面内的多个位置同时形成多个空腔，并可任意设定SOI层的厚度。从而，能够容易制造出在同一个芯片上混装了MOS型元件和双极元件的半导体装置。
文档编号H01L27/12GK1692488SQ20038010023
公开日2005年11月2日 申请日期2003年10月22日 优先权日2002年10月22日
发明者足立尚志, 中前正彦 申请人:三菱住友硅晶株式会社