专利名称：使用镶嵌栅极工艺的应变硅沟道mosfet的制作方法
技术领域：
本发明涉及半导体器件制造，更具体地涉及制造一种金属氧化物半导体场效应管(MOSFET)器件的方法，其中MOSFET器件具有应变的Si沟道区，并且Si沟道区邻近未应变的源/漏结。本发明的方法提供沟道载流子迁移率非常高的MOSFET器件，同时保持泄露非常低的结。
背景技术：
通过应变提高迁移性能，即载流子迁移率，已经在场效应管(FET)的工作特性中得到证明。对于互补金属氧化物半导体(CMOS)器件，通过增强载流子迁移率提高器件特性，在制造极高速器件时具有很大的可能性。在松弛SiGe衬底上的应变硅是出现这种提高的一个系统，参见，例如，D.K.Nayak等人，“High Mobility p-ChannelMetal-Oxide-Semiconductor Field-Effect-Transistor on Strianed Si”，Appl.Phys.Lett.，62(22)，p.2853-2855(1993)。
通过应变增强载流子迁移率的MOSFET的实验研究集中于松弛SiGe衬底上生长应变Si层。使用Si/SiGe系统制造的MOSFET具有如下的缺点(1)高的源和漏结泄露—FET源和漏结，以及沟道区，形成在应变Si区，导致高的结泄露；(2)Si/SiGe系统MOSFET工艺，与需要使用分子束外延特殊制备的衬底的主流CMOS制造技术不相容；(3)Si/SiGe系统MOSFET工艺，生产率低，成本高。
考虑到上述缺点，需要提供一种制造MOSFET器件的方法，其中器件的沟道局部应变，而相邻的源/漏结未应变。
发明内容
本发明提供一种使用镶嵌(damascene)-栅极工艺，用于通过应变Si提高FET的迁移性能的方法。在本发明的方法中，通过在沟道区引入局部应变，而不在器件的源和漏结中引入应变，在块状Si或硅绝缘体(SOI)结构中故意造成迁移率和FET特性的变化。本发明方法的优点在于，不使源和漏结应变而得到泄露非常低的结，而且它不需要像应变Si/松弛SiGe系统那样的任何特殊的衬底准备。并且，本发明的方法与目前主流CMOS工艺是兼容的。
而且，本发明的方法能形成局部的应变Si沟道，而不需要栅极注入非常浅。这样，本发明方法不必要避免长的退火周期。另外，在本发明方法中，在栅极注入过程中不执行源/漏注入，从而可以得到深度等于或小于20nm的浅源/漏结。
在本发明中达到上述目的和优点是在镶嵌-栅极工艺，通过在低于约600℃下优选是在500℃到600℃之间的温度下沉积非晶硅，即aSi，，在栅极孔中形成栅极。在随后的退火过程中，aSi转变成多晶Si栅极，同时在底层Si区引入所需的局部应变，而不影响相邻的源和漏区。源/漏结的形成是在形成应变Si沟道之后出现的，因此结可以非常浅。
具体地，本发明的方法包括如下步骤提供一个包括伪栅极的结构，所述伪栅极具有与氧化物层上表面共面的上表面，所述伪栅极位于牺牲氧化物上，该牺牲氧化物位于含Si衬底的顶部；去除伪栅极得到一个暴露一部分牺牲氧化物的栅极孔，所述栅极孔在所述含Si衬底中限定器件沟道；去除栅极孔中牺牲氧化物的暴露部分；在所述栅极孔中形成栅极电介质和非晶Si栅极；在所述非晶Si栅极中注入掺杂剂，并对所述非晶Si栅极中的掺杂剂退火，使所述非晶Si栅极转变成多晶Si栅极，同时在所述器件沟道中引入局部应变；以及在邻近局部应变器件沟道的部分含Si衬底中，去除氧化物层并形成源/漏结。
上述方法是镶嵌方法，因为栅极形成在栅极孔中。本发明的方法与目前主流CMOS工艺兼容，得到低的成本和高的生产率。本发明的方法允许n型或p型器件形成在局部应变沟道的顶部。这与2002年12月在IEDM会议中描述的K.Ota等人“Novel Locally Strained ChannelTechnique for High Performance 55nm CMOS”不同，其中因为缺少“重的”注入受主离子，PMOS器件不能应变，导致p型栅极非晶化。
上述的镶嵌方法提供一种CMOS器件，包括具有局部应变的器件沟道并与源/漏结相邻的含Si衬底；位于所述局部应变的器件沟道上的栅极电介质；以及位于所述栅极电介质上的多晶Si栅极。
源/漏结可以非常浅，因为它们是在多晶Si栅极形成和退火之后形成的。
图1表示本发明中使用的初始结构的视图(剖视图)；图2表示在去除图1所示初始结构的垫氧化物以及在暴露Si表面上形成牺牲氧化物之后形成的结构的视图(剖视图)；图3表示在图2所示一部分结构上形成伪栅极后形成的结构的视图(剖视图)；图4表示图3所示伪栅极的每个侧壁上形成绝缘间隔后的结构的视图(剖视图)；图5表示氧化物沉积和平面化后形成的结构的视图(剖视图)；图6表示从图5所示平面结构上去除伪栅极后具有栅极孔的结构的视图(剖视图)；图7表示器件沟道注入和退火后形成的结构的视图(剖视图)；图8表示栅极孔中牺牲氧化物暴露部分被选择性去除后形成的结构的视图(剖视图)；图9表示形成栅极电介质、在栅极电介质上沉积aSi、注入和退火后形成的结构的视图(剖视图)；图10表示去除氧化物并形成源极和漏极后的结构的视图(剖视图)；图11表示硅化物形成后形成的结构的视图(剖视图)。
具体实施例方式
本发明提供一种制造局部应变沟道MOSFET的方法，下面将参考本发明申请所附的附图详细描述本发明。在附图中，相似和/或对应的元件使用相似的参考数字表示。
首先参看图1，图1表示可以在本发明中使用的初始结构10。具体地，图1所示的初始结构10包括含Si半导体衬底或晶片12，它具有在其中形成的沟槽绝缘区16以及位于含Si半导体衬底12表面部分上的垫氧化物层14。
术语“含Si半导体衬底”指至少含有硅的任何半导体材料。可以用作衬底12的含Si半导体材料的例证性例子包括Si、SiGe、SiC、SiGeC、硅绝缘体(SOI)或SiGe绝缘体(SGOI)，但不限于此。根据所制造的器件，衬底12可以是未掺杂的或掺杂的。在本发明一个优选实施例中，含Si半导体衬底12是p型Si衬底。
当使用SOI或SGOI衬底时，区域12代表用埋入氧化物层(未图示)与底部含Si半导体衬底(未图示)绝缘的衬底顶部含Si层。
在提供衬底12后，通过传统的热氧化工艺在衬底12上部暴露表面上形成垫氧化物层14。可替代地，可以通过沉积工艺形成垫氧化物层14，例如，化学气相沉积(CVD)、等离子CVD、蒸发或化学溶液沉积。本发明工艺中此时形成的垫氧化物层14是厚度通常为6到15nm的薄氧化物层。
接着，通过首先在垫氧化物层14的表面上形成硬掩模(未图示)，再使用平版印刷和刻蚀在衬底12中形成沟槽隔离区16。本发明使用的平版印刷步骤包括在位于垫氧化物层14上的硬掩模上应用光致抗蚀剂；将光致抗蚀剂曝光在照射的图案(在本发明条件下形成沟槽图案)下；使用传统的抗显影剂将图案在光致抗蚀剂中显影。刻蚀步骤用于将沟槽图案首先转移到硬掩模中并接着转移到垫氧化物层14和衬底12中，这个刻蚀步骤包括任何的传统干刻蚀工艺，例如反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法，用于在衬底12中形成沟槽。当图案转移到硬掩模中后，通常从结构上去除光致抗蚀剂，接着使用硬掩模作为刻蚀掩模继续图案转移。
当在衬底12中形成沟槽后，利用本领域一般技术人员公知的传统沉积方法，将沟槽充满沟槽电介质材料，如高密度等离子(HDP)氧化物或TEOS(四乙基原硅酸盐)。充满的沟槽形成图1所示的沟槽隔离区16。在本发明的某些实施例中，在用沟槽填充材料填充之前，沟槽的壁衬有内衬材料，如SiO2或Si3N4。在填充步骤之后，可以对此结构执行传统的平面化过程和/或致密化。平面化过程终止在硬掩模上，此后通常利用从结构上选择性去除硬掩模材料的刻蚀方法去除硬掩模。
接着，如图2所示，利用对去除氧化物具有高选择性的剥离工艺从衬底12的表面上去除垫氧化物层14，此后，利用传统热氧化方法在衬底12上形成牺牲氧化物层18。本发明工艺此时的牺牲氧化物层18的厚度通常为3到20nm，厚度3到6nm是非常优选的。注意，牺牲氧化物层18完全生长在衬底12上，不在沟槽隔离区16顶部。
接着在一部分牺牲氧化物层18上形成伪栅极20，伪栅极20包括牺牲多晶硅区或其它相关材料，从而得到，例如，图3所示的结构。伪栅极20的形成是利用传统的沉积方法，例如CVD或PECVD，首先在牺牲氧化物层18的顶部形成牺牲多晶硅层或其它相关材料。接着通过平版印刷和刻蚀在牺牲多晶硅层或其它相关材料上形成图案。
图4表示在伪栅极20的每个侧壁上形成绝缘间隔22的结构。绝缘间隔22，包括氮化物、氧氮化物或它们的组合，是通过沉积和刻蚀形成的。绝缘间隔22可以具有不同的厚度，但从底表面开始测量，绝缘间隔22的厚度通常为10到30nm。
应该注意到，本发明并不限于在牺牲氧化物层18的表面上仅形成一个伪栅极20。相反，当形成多个伪栅极20时，本发明起到同样好的作用。形成多个伪栅极20将允许在衬底12的表面上形成多个MOSFET。
在形成图4所示的结构后，沉积氧化物层24，例如高密度等离子(HDP)氧化物或TEOS，并使其平面化，从而使氧化物层24的上表面与伪栅极20的上表面共面。得到的包括平面化氧化物层24的结构，例如，如图5所示。
接着，使用化学下游刻蚀或KOH从此结构上去除伪栅极，即牺牲多晶硅区或其它相关材料，去除过程终止在牺牲氧化物层18上。得到的结构包括在执行此步骤后形成的栅极孔25，例如，如图6所示。注意，绝缘间隔22的内边缘21限定栅极孔25的边界，并限定了器件沟道26的长度GL。
在本发明方法的此点，器件沟道(即体区)26经过离子注入步骤和退火步骤。离子注入步骤和退火步骤中所用的条件是本领域一般技术人员公知的。退火步骤用于激活器件沟道26内的掺杂剂。例如，可以使用诸如1E12到大约5E13原子/cm3的任何离子掺杂量，对器件沟道26离子注入p型掺杂剂，并在任何条件下退火，例如Ar气氛中1000℃5秒。这里也可以使用n型掺杂剂。使离子注入器件沟道26中的结构，例如，如图7所示，参考数字28表示注入器件沟道26中的离子。
接着，从此结构中去除栅极孔25中暴露出的牺牲氧化物18，露出器件沟道26。具体地，利用化学氧化物去除(COR)方法去除栅极孔中暴露的牺牲氧化物18。本发明中使用的COR方法在较低压力(6毫托或更小)的气相中进行，更优选的是在HF和NH3的等离子体中。HF和NH3的混合物用作从此结构上选择性去除氧化物的刻蚀剂。执行COR步骤之后形成的此结构，例如，如图8所示。
接着，利用传统沉积工艺在露出的器件沟道26的顶部形成栅极电介质30。或者，栅极电介质30可以通过热氧化、氮化或氧氮化工艺形成。在形成栅极电介质30时，也可以组合使用上述工艺。栅极电介质30可以包括如下的任何传统电介质SiO2、Si3N4、SiON、SiON2、诸如TiO2、Al2O3、ZrO2、HfO2、Ta2O5、La2O3的高k电介质以及包括钙钛矿型氧化物的其它类似氧化物，但不限于此。通常，高k电介质能经受高温(900℃)退火。栅极电介质30也可以包括上述电介质材料的任何组合。
栅极电介质30通常比牺牲氧化物层18薄。一般地，当栅极电介质30由SiO2、Si3N4、SiON、SiON2构成时，其厚度约为1到5nm。对于其它栅极电介质，其厚度是在上述范围内的等价氧化物厚度。
在形成栅极电介质30之后，利用诸如低压化学气相沉积(LPCVD)的沉积工艺沉积非晶Si，低压化学气相沉积是在低于600℃的温度下进行的，优选的是在500℃到600℃之间，接着将沉积的非晶Si平面化，得到栅极孔25中的非晶Si区。在形成非晶Si区后，执行栅极注入和退火步骤。注入过程使用的掺杂剂可以是p型掺杂剂或n型掺杂剂，这取决于所制造的器件类型。
本发明在此所用的退火条件使非晶Si区重结晶成多晶Si栅极32，同时使掺杂剂激活并扩散到多晶Si栅极与栅极电介质30之间的界面上。并且，本发明在此执行的退火步骤在器件沟道26中产生拉伸应变。即，在退火步骤中形成局部应变的沟道34。此步骤可以形成具有局部应变沟道的n型或p型器件，它们都处于拉伸应力下。非晶Si中掺杂剂的激活和扩散需要比多晶Si中更长的扩散时间，因为非晶Si中缺少结晶Si中加速掺杂剂扩散的晶界。退火步骤在1000℃或高于1000℃的温度下进行大于5秒的时间，优选的是30min。优选地，退火在氮气或任何其它惰性气体中进行。
包括栅极电介质30、多晶栅极32和局部应变沟道34的结构，例如，如图9所示。在此结构中，与局部应变沟道34相邻的Si衬底未受影响，因此处于未应变状态。
下面参看图10所示的结构，此结构是在执行如下的处理步骤后形成的。首先，利用具有高选择性去除氧化物的刻蚀方法从此结构中去除氧化物层24。注意，在氧化物层24下面的牺牲氧化物层18也通常在此刻蚀过程中从此结构中去除。接着，利用传统的角度注入方法以及随后的退火步骤，在衬底12中形成源/漏结(或区域)36。注入剂的激活是通过在本领域一般技术人员公知的条件下进行退火而实现的。例如，注入剂可以在1000℃退火1秒或更长时间。
在本发明的此处，可以通过外延生长外延Si层在源/漏区表面的顶部选择性形成凸出的源/漏区(未图示)。在凸出的源/漏区或在先前形成的源/漏区36上，可以利用传统硅化工艺形成硅化区38，例如，传统硅化工艺包括在Si表面上形成诸如Ti、Co或Ni的难熔金属，将此结构加热形成硅化物区，然后在加热过程中去除任何未转变成硅化物的未反应金属。得到的结构包括硅化物区38(自对准硅化物)，例如，如图11所示。由于栅极由多晶Si构成，因此在其上面也形成了硅化物区38’，除非采取适当的步骤(例如形成阻挡掩模)防止在多晶硅栅极导体中形成硅化物区。
并且，在图11所示的结构上可以执行BEOL(生产线后部back endof line)处理。例如，可以通过沉积和平面化在结构上形成一层绝缘材料，如BPSG(硼掺杂的磷硅酸盐玻璃)。可以通过平版印刷和刻蚀在绝缘层中形成触点孔，然后再用导电材料填充触点孔，例如Cu、Al、W、多晶硅和其它类似的导电材料。
虽然参考本发明的优选实施例特别地图示和描述了本发明，但本领域的一般技术人员应该理解的是，在不偏离本发明精神和范围的条件下，可以做出形式和细节上的上述和其它变化。因此，本发明并不限于这里描述和图示的精确形式和细节，而是在权利要求的精神和范围内。
权利要求
1.一种形成MOSFET器件的方法，包括如下步骤提供一个包括伪栅极的结构，所述伪栅极具有与氧化物层的上表面共面的上表面，所述伪栅极位于牺牲氧化物上，所述牺牲氧化物位于含Si衬底的顶部；去除所述伪栅极，得到一个暴露一部分牺牲氧化物的栅极孔，所述栅极孔在所述含Si衬底中限定一个器件沟道；去除所述栅极孔中牺牲氧化物的暴露部分；在所述栅极孔中形成栅极电介质和非晶Si栅极；在所述非晶Si栅极中注入掺杂剂，并对所述非晶Si栅极中的掺杂剂退火，以使所述非晶Si栅极转变成多晶Si栅极，同时在所述器件沟道中引入局部应变；以及在邻近所述局部应变的器件沟道的部分含Si衬底中，去除氧化物层并形成源/漏结。
2.如权利要求1所述的方法，其特征在于所述伪栅极具有侧壁，所述侧壁上具有绝缘间隔，所述绝缘间隔位于所述伪栅极与氧化层之间。
3.如权利要求1所述的方法，其特征在于所述去除伪栅极包括化学下游刻蚀或在KOH中刻蚀。
4.如权利要求1所述的方法，其特征在于所述去除牺牲氧化物的暴露部分包括化学氧化物去除(COR)步骤。
5.如权利要求4所述的方法，其特征在于所述COR步骤是在压力约等于或低于6毫托的气相或HF和NH3的等离子体中进行的。
6.如权利要求1所述的方法，其特征在于所述器件通道是在去除牺牲氧化物层的暴露部分之前通过离子注入和退火进行掺杂的。
7.如权利要求1所述的方法，其特征在于所述形成所述非晶Si栅极包括在约等于或低于600℃的温度下沉积以及平面化。
8.如权利要求1所述的方法，其特征在于所述退火是在1000℃的温度下进行长于5秒的一段时间，并且是在氮气存在的条件下。
9.如权利要求1所述的方法，其特征在于所述去除氧化物层包括在去除氧化物方面有高度选择性的刻蚀工艺。
10.如权利要求1所述的方法，其特征在于所述源/漏结是通过角度注入工艺和退火形成的。
11.如权利要求1所述的方法，其中还包括在所述源/漏结上形成硅化物区。
12.一种MOSFET器件，包括含Si衬底，所述含Si衬底具有局部应变的器件沟道并且与源/漏结相邻；位于所述局部应变的器件沟道上的栅极电介质；以及位于所述栅极电介质上的多晶Si栅极。
13.如权利要求12所述的MOSFET，其特征在于所述含Si衬底是SOI衬底。
14.如权利要求12所述的MOSFET，其特征在于所述含Si衬底是p型含Si衬底。
15.如权利要求12所述的MOSFET，其特征在于所述栅极电介质是从如下组中选择的绝缘体SiO2、Si3N4、SiON、SiON2、钙钛矿型氧化物以及这些物质的组合。
16.如权利要求12所述的MOSFET，其特征在于所述多晶Si栅极具有侧壁，所述侧壁上具有绝缘间隔。
17.如权利要求12所述的MOSFET，其中还包括位于所述源/漏结上的硅化物区。
18.如权利要求12所述的MOSFET，其特征在于所述多晶Si栅极是n型或p型掺杂的。
19.一种MOSFET器件，包括含Si衬底，所述含Si衬底具有局部应变的器件沟道并且与深度约等于或小于20nm的源/漏结相邻；位于所述局部应变的器件沟道上的栅极电介质；以及位于所述栅极电介质上的多晶Si栅极。
全文摘要
本发明提供一种使用镶嵌－栅极工艺，用于通过应变Si提高FET的迁移性能的方法。通过在沟道区引入局部应变，而不在器件源和漏区引入应变，在Si或硅绝缘体(SOI)结构中故意造成迁移率和FET特性的变化。本发明方法的优点在于，不使源和漏结应变而得到泄露非常低的结，而且它不需要像应变Si/松弛SiGe系统那样的任何特殊的衬底准备。并且，本发明的方法与目前主流CMOS工艺是兼容的。本发明还提供一种CMOS器件，这种CMOS器件具有使用本发明方法形成的局部应变Si沟道。
文档编号H01L21/336GK1591803SQ20041005760
公开日2005年3月9日 申请日期2004年8月20日 优先权日2003年8月28日
发明者哈赛恩·I·汉纳非, 戴维·J·弗兰克, 陈国仕 申请人:国际商业机器公司