专利名称：电子元器件及其制造方法
技术领域：
本发明涉及电子元器件及其制造方法，更特定而言，涉及含有线圈的电子元器件及其制造方法。
背景技术：
作为现有的电子元器件，例如，已知有专利文献1中记载的高频用线圈。该高频用线圈在多层基板内内置有螺旋形线圈。螺旋形线圈采用连接多个线圈图案的结构。另外，对于具有相同形状的线圈图案，各设置两个。并且，并联连接具有相同形状的两个线圈图案， 使得成为导电位。由此，能够减小螺旋形线圈的电阻值。然而，在上述高频用线圈中，线圈图案的截面形状为长方形。若对具有上述长方形的截面形状的线圈图案施加高频信号，则会发生在线圈图案周围产生的磁通集中到线圈图案的角部或端部的边缘效应。若发生边缘效应，则电流集中流过线圈图案的角部、端部，导致电流不均勻地流过线圈图案的整个截面。其结果是，线圈图案的实际电阻值变大，导致电阻损耗增加。现有技术文献专利文献专利文献1日本专利特开平5-36533号公报
发明内容
因此，本发明的目的在于提供一种电子元器件及其制造方法，上述电子元器件能够降低电阻值，并抑制发生边缘效应。本发明的实施方式的电子元器件的特征在于，包括层叠体，该层叠体由多个绝缘体层重叠而形成；以及多个线圈导体，该线圈导体由线状导体构成，且构成内置于上述层叠体内的线圈，多个上述线圈导体隔着上述绝缘体层相对，并流过大致相同相位的信号，多个上述线圈导体在与上述线状导体延伸方向正交的截面上，形成具有层叠方向的厚度随着远离线宽方向的中央而逐渐减小的形状的区域。本发明的实施方式1的电子元器件的制造方法的特征在于，包括准备第一绝缘体层及第二绝缘体层的工序；分别在上述第一绝缘体层上及上述第二绝缘体层上形成第一线圈导体及第二线圈导体的工序，上述第一线圈导体及上述第二线圈导体由线状导体构成，且在与该线状导体延伸的方向正交的截面上，具有随着远离线宽方向的中央而层叠方向的厚度逐渐减小的截面结构；在上述第一绝缘体层的形成有上述第一线圈导体的主面上涂布绝缘体层并使其平坦的工序；以及与上述第一绝缘体层层叠上述第二绝缘体层、以使得在从层叠方向来进行俯视时上述第一线圈导体和上述第二线圈导体重叠的工序。本发明的实施方式2的电子元器件的制造方法的特征在于，包括准备第一绝缘体层及第二绝缘体层的工序；分别在上述第一绝缘体层上及上述第二绝缘体层上形成由线状导体构成的第一线圈导体及第二线圈导体的工序；在上述第二线圈导体的线宽方向的中央部分形成中间层的工序；以及与上述第一绝缘体层层叠上述第二绝缘体层、以使得在从层叠方向来进行俯视时上述第一线圈导体和上述第二线圈导体重叠的工序。根据本发明，能够降低线圈的电阻值，并抑制发生边缘效应。
图1是本发明的实施方式的电子元器件的外观立体图。图2是本发明的实施方式的电子元器件的层叠体的分解立体图。图3是本发明的实施方式的电子元器件的等效电路图。图4是实施方式1的电子元器件的图1的A-A的截面构造图。图5是图4的电子元器件的制造时的工序剖视图。图6是实施方式2的电子元器件的图1的A-A的截面构造图。图7是图6的电子元器件的制造时的工序剖视图。图8是图6的电子元器件的变形例即电子元器件的图1的A-A的截面构造图。图9是线圈的截面构造图的放大图。附图标记B 区域Cl C8 电容器Ll L4 线圈bl 1^6 通孔导体10a 10c 电子元器件12 层叠体14a、14b、16a、16b 外部电极18a 18g、22、24a 24d 绝缘体层20a 20p、26a ^d 导体层
具体实施例方式下面，说明本发明的实施方式的电子元器件及其制造方法。该电子元器件是例如内置有线圈及电容器的高频滤波器。(实施方式1)(电子元器件的结构)参照附图，对实施方式1的电子元器件的结构进行说明。图1是本发明的实施方式的电子元器件10a、10b、10c的外观立体图。图2是本发明的实施方式的电子元器件10a、 IObUOc的层叠体12的分解立体图。图3是本发明的实施方式的电子元器件10a、10b、IOc 的等效电路图。图4是实施方式1的电子元器件IOa的沿图1的A-A的截面构造图。在图 1 图4中，将层叠体12的层叠方向定义为ζ轴方向，将层叠体12的长边方向定义为χ轴方向，将层叠体12的短边方向定义为y轴方向。χ轴方向、y轴方向、及ζ轴方向相互正交。如图1所示，电子元器件IOa包括层叠体12及外部电极14a、14b、16a、16b。层叠体12形成长方体状。外部电极14a、14b分别是信号电极，设置在位于χ轴方向的两端的侧面，使其沿ζ轴方向延伸。外部电极16a、16b分别是接地电极，设置在位于y轴方向的两端的侧面，使其沿ζ轴方向延伸。以下，参照图2及图3，进一步对层叠体12进行详细说明。如图2所示，层叠体12由绝缘体层18a 18g以从ζ轴方向的正方向侧起按照该顺序排列的方式进行层叠而构成。 绝缘体层18a 18g是长方形形状的陶瓷层(例如，LTCC(低温烧结陶瓷(Low Temperature Co-fired Ceramics))。绝缘体层18a 18g具有1 μ m 25 μ m的厚度。另外，如图2所示，层叠体12中内置有线圈Ll L4及电容器Cl C8 (在图2中，对于电容器C5 C7，未记载有参照标号)。线圈Ll L4及电容器Cl C8是由以下说明的导体层20a 20p及通孔导体bl 1^6构成的。下面，当指出个别的绝缘体层18a 18g及导体层20a 20p 时，在参考标号的后面添加字母，当对绝缘体层18a 18g及导体层20a 20p进行统称时， 省略参考标号后面的字母。导体层20及通孔导体bl 1^6是由Ag、Pd、Cu、Au或其合金制作而成的。导体层20具有1 μ m 20 μ m的厚度。导体层20a 20d是在绝缘体层18b上沿y轴方向延伸的线状导体。将导体层20a 20d以从χ轴方向的正方向侧起按照该顺序进行排列的方式设置于绝缘体层18b上。另外，导体层20e 20h是在绝缘体层18c上沿y轴方向延伸的线状导体。将导体层20e 20h以从χ轴方向的正方向侧起按照该顺序进行排列的方式设置于绝缘体层18c上。通孔导体b I、b3、b5、b7分别连接导体层20a 20d的在y轴方向的负方向侧的端部和导体层20e 20h的在y轴方向的负方向侧的端部，沿ζ轴方向贯通绝缘体层18b。 通孔导体b2、b4、b6、b8分别连接导体层20a 20d的在y轴方向的正方向侧的端部和导体层20e 20h的在y轴方向的正方向侧的端部，沿ζ轴方向贯通绝缘体层18b。由此，导体层20a和导体层20e并联连接。另外，导体层20b和导体层20f并联连接。另外，导体层 20c和导体层20g并联连接。另外，导体层20d和导体层20h并联连接。导体层20a、20e及通孔导体bl、l32构成图2及图3所示的线圈Li。导体层20b、 20f及通孔导体b3、b4构成图2及图3所示的线圈L2。导体层20c、20g及通孔导体l35、b6 构成图2及图3所示的线圈L3。导体层20d、20h及通孔导体b7、b8构成图2及图3所示的线圈L4。另外，如图2所示，线圈Ll和线圈L2并排设置。因此，在线圈Ll和线圈L2之间会产生寄生电容。该寄生电容构成图3所示的电容器C5。线圈L2和线圈L3并排设置。因此，在线圈L2和线圈L3之间会产生寄生电容。该寄生电容构成图3所示的电容器C6。线圈L3和线圈L4并联设置。因此，在线圈L3和线圈L4之间会产生寄生电容。该寄生电容构成图3所示的电容器C7。将导体层20i、20j以沿χ轴方向排列的方式设置于绝缘体层18d上。另外，在绝缘体层18e上设置导体层20k，使得其隔着绝缘体层18d与导体层20i、20j相对。由此，导体层20i和导体层20k构成电容器C2，导体层20j和导体层20k构成电容器C3。通孔导体bl2、bl4分别连接导体层20f、20g的在y轴方向的正方向侧的端部和导体层20i、20j，沿ζ轴方向贯通绝缘体层18c。另外，通孔导体bll、bl3分别与导体层20f、 20g的在y轴方向的负方向侧的端部相连接，沿ζ轴方向贯通绝缘体层18c。而且，通孔导体bl9、b20分别连接通孔导体bll、bl3和导体层20k，沿ζ轴方向贯通绝缘体层18d。由此，如图3所示，电容器C2、C3分别与线圈L2、L3并联连接。
而且，导体层20k在绝缘体层18e上，引出到位于y轴方向的正方向侧及负方向侧的两端的边。由此，导体层20k与图1所示的外部电极16a、16b相连接。S卩，如图3所示， 线圈L2、L3及电容器C2、C3的一端与外部电极16a、16b相连接。将导体层201、20m以沿χ轴方向排列的方式设置于绝缘体层18f上。另外，设置导体层201、20m，使其隔着绝缘体层18e与导体层20k相对。由此，导体层20k和导体层201 构成电容器Cl，导体层20k和导体层20m构成电容器C4。通孔导体b9、bl5分别与导体层20e、20h的在y轴方向的负方向侧的端部相连接， 沿ζ轴方向贯通绝缘体层18c。另外，通孔导体bl7、b21与通孔导体b9、bl5相连接，沿ζ 轴方向贯通绝缘体层18d。而且，通孔导体1^23、b24分别连接通孔导体bl7、b21和导体层 201、20m，沿ζ轴方向贯通绝缘体层18e。另外，通孔导体bl0、bl6分别与导体层20e、20h的在y轴方向的正方向侧的端部相连接，沿ζ轴方向贯通绝缘体层18c。而且，通孔导体bl8、 b22分别连接通孔导体bl0、bl6和导体层20k，沿ζ轴方向贯通绝缘体层18d。由此，如图3 所示，电容器Cl、C4分别与线圈Li、L4并联连接。而且，如图3所示，线圈Ll及电容器Cl 的一端通过导体层20k与外部电极16a、16b相连接。导体层20η设置在绝缘体层18g上，引出到位于χ轴方向的负方向侧的边。另夕卜， 通孔导体b25连接导体层201和导体层20η，沿ζ轴方向贯通绝缘体层18f。由此，如图3 所示，线圈Ll及电容器Cl的另一端通过导体层20η与外部电极1 相连接。导体层20p设置在绝缘体层18g上，引出到位于χ轴方向的正方向侧的边。另夕卜， 通孔导体1^6连接导体层20m和导体层20p，沿ζ轴方向贯通绝缘体层18f。由此，如图3 所示，线圈L2及电容器C2的一端通过导体层20p与外部电极14b相连接。另外，导体层20ο设置在绝缘体层18g上，隔着绝缘体层18f与导体层201、20m相对。由此，导体层201、20m、20o构成电容器C8。层叠采用上述结构的绝缘体层18a 18g，形成外部电极14a、14b、16a、16b，从而电子元器件IOa具有图4所示的截面形状。此外，在图4中，在绝缘体层18b上设置有与导体层20a 20d在ζ轴方向上具有相同厚度的绝缘体层22。但是，在图2中，为了避免附图变得复杂，而省略了绝缘体层22。由于导体层20a和导体层20e是并联连接的，因此流过大致相同相位的信号。导体层20a与导体层20e在其两端部由通孔导体bl、b2相连接。而且，导体层20a由通孔导体 b9与构成电容器Cl的导体层201相连接。在上述结构中，在以导体层201为基准时，流过导体层20a和导体层20e的信号的相位仅相差通孔导体bl的长度这部分。而且，如图4所示，导体层20a具有向ζ轴方向的正方向侧突出的截面形状。导体层20e具有向ζ轴方向的负方向侧突出的截面形状。即，导体层20a、20e具有随着从线宽方向的中央向两端、ζ轴方向的厚度逐渐减小的半圆形状的截面形状。另外，导体层20a、20e隔着绝缘体层18b相互相对。由此，如图4所示，导体层20a、20e在与y轴方向正交的截面(与线状导体延伸的方向正交的截面)上，形成具有ζ轴方向的厚度随着远离线宽方向的中央而逐渐减小的形状的区域B。在本实施方式中，区域B形成椭圆形状。该区域B的ζ轴方向的厚度为50μπι 以上。此外，由于导体层20b 20d、20f 20h具有与导体层20a、20e相同的结构，因此省略其详细说明。(电子元器件的制造方法)
接着，参照
电子元器件IOa的制造方法。图5是制造电子元器件IOa时的工序剖视图。首先，准备成为绝缘体层18a 18g的LTCC陶瓷生片。此外，由于LTCC陶瓷生片的制造方法是众所周知的，因此省略说明。接着，如图2所示，对成为绝缘体层18b 18f的陶瓷生片分别形成通孔导体bl b260具体而言，将激光束照射到成为绝缘体层18b 18f的陶瓷生片，形成通孔。接下来， 通过印刷涂布等方法对该通孔填充Ag、Pd、Cu, Au或它们的合金等的导电性糊料。接下来，如图2所示，在成为绝缘体层18b 18g的陶瓷生片上，利用丝网印刷法涂布以Ag、Pd、Cu、Au或它们的合金等为主要成分的导电性糊料，从而形成导体层20a 20p。特别是如图5(a)所示，在成为绝缘体层18b、18c的陶瓷生片上分别形成导体层20a 20h，使得具有随着远离线宽方向的中央而ζ轴方向的厚度逐渐减小的截面形状。此外，也可以在形成导体层20a 20p的同时，对通孔导体填充导电性糊料。接下来，如图5(b)所示，在成为绝缘体层18b的陶瓷生片的形成有导体层20a 20d的主面上，涂布绝缘材料(LTCC)的浆料，形成成为绝缘体层22的陶瓷生片层。由此，使成为绝缘体层18b的陶瓷生片的主面平坦。接下来，如图5 (c)所示，使成为绝缘体层18b的陶瓷生片上下反转，并层叠于成为绝缘体层18a的陶瓷生片，进行预压接。接着，如图5(d)所示，使成为绝缘体层18c的陶瓷生片上下反转，并层叠于成为绝缘体层18b的陶瓷生片上，进行预压接。此时，将成为绝缘体层18c的陶瓷生片对于成为绝缘体层18b的陶瓷生片的未形成有导体层20a 20d的主面以与导体层20e 20h相对的方式进行层叠、预压接，使得导体层20a 20d与导体层 20e 20h在从ζ轴方向俯视时重叠。利用预压接，将导体层20e 20h的线宽方向的两端向图5(d)的下方按压。由此，如图4所示，导体层20e 20h成为具有向成为绝缘体层18c 的陶瓷生片侧突出的半圆形状的截面形状。其结果是，导体层20a 20d和导体层20e 20h分别形成具有椭圆形状的截面形状的区域B。之后，在成为绝缘体层18c的陶瓷生片上，按照绝缘体层18d 18g的顺序依次层叠并预压接成为绝缘体层18d 18g的陶瓷生片。由此，得到母层叠体。而且，利用静水压压机等对母层叠体实施正式压接。接着，利用切断将母层叠体切割成规定尺寸的层叠体12，从而获得未烧成的层叠体12。对该未烧成的层叠体12进行脱粘合剂处理及烧成。通过以上工序，获得烧成后的层叠体12。对层叠体12实施滚光筒加工，进行倒角。 之后，在层叠体12的表面上，例如利用浸渍法等方法涂布主要成分为银的电极糊料并进行烧接，从而形成成为外部电极14a、14b、16a、16b的银电极。最后，通过对银电极的表面实施镀Ni/镀Sn，来形成外部电极14a、14b、16a、16b。经过以上的工序，完成图1所示的电子元器件10a。(效果)根据采用上述结构的电子元器件10a，如下所述，能够减小线圈Ll L4的电阻值。 更详细而言，构成线圈Ll L4的导体层20a 20d和导体层20e 20h并联连接。其结果是，与仅利用导体层20a 20d来构成线圈Ll L4的情况相比，线圈Ll L4的电阻值降低。
而且，根据电子元器件10a，在线圈Ll L4中能够抑制发生边缘效应。下面，以导体层20a、20e为例进行更详细说明。如图4所示，导体层20a、20e的外缘形成为椭圆形状的区域B。然后，对于导体层20a、20e，由于其两端部用通孔导体bl、l32连接，因此尽管形成导体层20a、20b的陶瓷生片不同，但流过大致相同相位的信号。因而，由导体层20a、20e的外缘构成的区域B不具有角部。因此，产生于导体层20a、20e周围的磁通沿着区域B描绘出椭圆形状的轨迹，与在具有角部的导体层的周围产生的磁通相比，不易集中于特定的部位。 即，在导体层20a、20e中，与具有角部的导体层相比，不易发生边缘效应。此外，根据本申请的发明者进行的计算机仿真，与将导体层20a、20e设为长方形形状的截面形状的电子元器件相比，电子元器件IOa通过抑制发生边缘效应，从而能够力图减小4%左右的电阻值。另外，导体层20a 20h的周围的磁通密度在导体层20a 20h的线宽方向的中央最大。因此，导体层20a 20h具有随着从线宽方向的中央去向两端、ζ轴方向的厚度连续地减小的截面形状。由此，磁通从导体层20a 20h的线宽方向的中央去向两端而平滑地围绕导体层20a 20h。其结果是，对于电子元器件10a，在导体层20a 20h中抑制磁通集中，更有效地抑制发生边缘效应。另外，在电子元器件IOa中，利用形成半圆形状的导体层20a 20h、形成绝缘体层 22这样较简单的工序，能够使导体层20a 20b形成椭圆形状的区域B。由此，电子元器件 IOa的制造工艺变简单，能够降低该电子元器件IOa的制造成本。另外，如以下所说明的那样，通过将ζ轴方向的正方向侧的导体层20和ζ轴方向的负方向侧的导体层20之间的间隔设置为这些导体层20的厚度的1/2以下，从而能够提高电子元器件IOa的空载Q。具体而言，本申请的发明者测定了本实施方式的电子元器件 IOa的空载Q的特性。首先，在具有线宽50 μ m、厚度50 μ m的矩形形状的截面的现有的电子元器件中，空载Q为72。另外，在图4的电子元器件IOa中，将ζ轴方向的正方向侧的导体层20 (例如，导体层20a 20d)和ζ轴方向的负方向侧的导体层20 (例如，导体层20e 20h)的形状设为线宽50 μ m、厚度25 μ m，使ζ轴方向的正方向侧的导体层20和ζ轴方向的负方向侧的导体层20的间隔变化。其结果是，在间隔为0. 5 μ m、1. 0 μ m、3. 0 μ m、5. 0 μ m、 10 μ m、15 μ m时的空载Q分别为85. 5,85. 5,83. 2,80. 3,74. 7,71. 3。由此可知通过将ζ轴方向的正方向侧的导体层20和ζ轴方向的负方向侧的导体层20之间的间隔(S卩，绝缘体层18b的厚度)设置为这些导体层20的厚度的1/2以下，从而能够提高电子元器件IOa的空载Q。空载Q可表示为衰减常数(α)和相位常数(β)之比(-2 α/β).通过减小ζ轴方向的正方向侧的导体层20和ζ轴方向的负方向侧的导体层20的间隔，从而同时减小α、 β，但是由于因改变间隔而引起的β的变化量较大，因此，可以认为空载Q变大。(实施方式2)(电子元器件的结构)参照附图，对实施方式2的电子元器件的结构进行说明。对于外观立体图、分解立体图、及等效电路图，则引用图1至图3。图6是实施方式2的电子元器件IOb沿图1的A-A 的截面构造图。在图6中，将层叠体12的层叠方向定义为ζ轴方向，将层叠体12的长边方向定义为χ轴方向，将层叠体12的短边方向定义为y轴方向。χ轴方向、y轴方向、及ζ轴方向相互正交。如图4及图6所示，电子元器件IOa和电子元器件IOb的不同点在于导体层20a 20h的形状。更具体而言，在电子元器件IOa中，导体层20a 20h具有半圆形状的截面形状，与此不同的是，在电子元器件IOb中，导体层20a 20h具有U型截面形状。接下来，以这样的不同点为中心来说明电子元器件10b。下面，以导体层20a、20e为例进行说明。如图6所示，导体层20a具有使平板状的导体层向ζ轴方向的正方向侧突出而弯曲的截面形状。另一方面，导体层20e具有使平板状的导体层向ζ轴方向的负方向侧突出而弯曲的截面形状。另外，导体层20a和导体层20e 分别夹着绝缘体层18b而相互相对。由此，如图6所示，导体层20a、20e在与y轴方向正交的截面(与线状导体延伸的方向正交的截面)上，形成具有ζ轴方向的厚度随着远离线宽方向的中央而逐渐减小的形状的区域B。在本实施方式中，区域B形成椭圆形状。此外，由于导体层20b 20d、20f 20h具有与导体层20a、20e相同的结构，因此省略其详细说明。 另外，对于电子元器件IOb的其他结构，由于与电子元器件IOa的其他结构相同，因此省略说明。在具有上述结构的电子元器件IOb中，也与电子元器件IOa相同，能够减小线圈 Ll L4的电阻值，并能够抑制在线圈Ll L4中发生的端缘效果。(电子元器件的制造方法)接着，参照
电子元器件IOb的制造方法。图7是制造电子元器件IOb时的工序剖视图。首先，准备成为绝缘体层18a 18g的LTCC陶瓷生片。此外，由于LTCC陶瓷生片的制造方法是众所周知的，因此省略说明。接着，如图2所示，对成为绝缘体层18b 18f的陶瓷生片分别形成通孔导体bl b260具体而言，将激光束照射到成为绝缘体层18b 18f的陶瓷生片，形成通孔。接下来， 通过印刷涂布等方法对该通孔填充Ag、Pd、Cu, Au或它们的合金等的导电性糊料。接下来，如图2所示，在成为绝缘体层18b 18g的陶瓷生片上，利用丝网印刷法涂布以Ag、Pd、Cu、Au或它们的合金等为主要成分的导电性糊料，从而形成导体层20a 20p。此外，也可以在形成导体层20a 20p的同时，对通孔导体填充导电性糊料。接下来，如图7(a)所示，在导体层20e 20h的线宽方向的中央部分涂布绝缘材料(LTCC)的浆料，形成成为绝缘体层2 24d的陶瓷生片层。此时，形成成为绝缘体层 24a 24d的陶瓷生片层，以使得成为绝缘体层2 24d的陶瓷生片层成为向上侧突出的半圆形状。接下来，如图7 (b)所示，使成为绝缘体层18b的陶瓷生片上下反转，并层叠于成为绝缘体层18a的陶瓷生片，进行预压接。接着，如图7(c)所示，使成为绝缘体层18c的陶瓷生片上下反转，并层叠于成为绝缘体层18b的陶瓷生片上，进行预压接。此时，将成为绝缘体层18c的陶瓷生片对于成为绝缘体层18b的陶瓷生片的未形成有导体层20a 20d的主面以与导体层20e 20h相对的方式进行层叠、预压接，使得导体层20a 20d与导体层 20e 20h在从ζ轴方向俯视时重叠。利用预压接，将导体层20e 20h的线宽方向的两端向图7(c)的下方按压。而且，利用绝缘体层2 24d将各导体层20e 20h的线宽方向的中央向图7(c)的下方按压。由此，如图6所示，导体层20a 20d成为具有向成为绝缘体层18a的陶瓷生片侧突出而弯曲的截面形状。另外，导体层20e 20h成为具有向成为绝缘体层18c的陶瓷生片侧突出而弯曲的截面形状。其结果是，导体层20a 20d和导体层20e 20h分别形成具有椭圆形状的截面形状的区域B。之后，在成为绝缘体层18c的陶瓷生片上，按照绝缘体层18d 18g的顺序依次层叠并预压接成为绝缘体层18d 18g的陶瓷生片。由此，得到母层叠体。而且，利用静水压压机等对母层叠体实施正式压接。之后，对于由母层叠体来制造电子元器件IOb的工序，由于与在电子元器件IOa中说明的工序相同，因此省略说明。(变形例)接着，参照
电子元器件IOb的变形例。图8是电子元器件IOb的变形例即电子元器件IOc的图1的A-A的截面构造图。如图8所示，将电子元器件IOb的绝缘体层2 24d替换为导体层^a ^d。 在这种情况下，由于线圈Ll L4的截面积增加，因此，线圈Ll L4的电阻值降低。(其他实施方式)本申请发明的电子元器件并不限于电子元器件IOa IOc的结构，也可以在其要点范围内进行变更。此外，线圈Ll L4是由两个导体层20构成的，但也可以是由3个以上的导体层 20构成。图9是线圈Ll的截面构造图的放大图。在图9中，设置为使具有平板状的截面形状的5个导体层20沿ζ轴方向重叠。然后，5个导体层20具有在ζ轴方向随着去向中央而线宽变宽的形状。由此，如图9所示，多个导体层20在与y轴方向正交的截面(与线状导体延伸的方向正交的截面)上，形成具有 ζ轴方向的厚度随着远离线宽方向的中央而逐渐减小的形状的区域B。另外，图9所示的导体层20分别具有ζ轴方向的厚度随着远离线宽方向的中央而逐渐减小的形状。由此，能够抑制在各导体层20的角部产生的边缘效应。另外，在电子元器件IOa IOc中，构成线圈Ll L4的导体层20在ζ轴方向上夹住绝缘体层18而排列。然而，构成线圈Ll L4的导体层20也可在χ轴方向或y方向上夹住绝缘体层18而排列。S卩，在区域B内，多个导体层20也可沿χ轴方向或y轴方向排列。另外，在电子元器件IOa IOc中，绝缘体层18可以采用单一材料(LTCC)，也可以采用多种材料。具体而言，在同一区域B内存在多个绝缘体层18的情况下(即，在导体层 20a 20d和导体层20e 20h之间存在多个绝缘体层18的情况下)，多个绝缘体层18也可以采用磁导率不同的多种材料。由此，易于将线圈Ll L4的电感值设定为任意值。另外，在电子元器件IOa IOc中，导体层20可以采用单一材料(LTCC)，也可以采用多种材料。具体而言，存在于同一区域B内的多个导体层20也可以采用多种材料。由此，易于将线圈Ll L4的电感值、电阻值设定为任意值。此外，在图4所示的电子元器件IOa中，也可以将与导体层20a 20d的ζ轴方向的正方向侧相邻的绝缘体层18a的厚度、及与导体层20e 20h的ζ轴方向的负方向侧相邻的绝缘体层18c的厚度设置得比绝缘体层18b、18d 18g要大。特别是在绝缘体层18a、 18c中，优选增大与导体层20a 20h的线宽方向的中央在ζ轴方向重叠的部分的厚度。由此，能够减小通过绝缘体层18彼此的接合部分、层叠体12外的磁通量。其结果是，增大线圈Ll L4的电感值。此外，区域B可以是椭圆形状，也可以是圆形。
11
工业上的实用性本发明可用于电子元器件及其制造方法，特别是其优点在于能够减小线圈的电阻值，并能够抑制发生边缘效应。
权利要求
1.一种电子元器件，其特征在于，包括层叠体，该层叠体由多个绝缘体层层叠形成；以及多个线圈导体，该线圈导体由线状导体构成，且构成内置于所述层叠体内的线圈， 多个所述线圈导体隔着所述绝缘体层彼此相对，并流过大致相同相位的信号，多个所述线圈导体在与所述线状导体延伸方向正交的截面上，形成具有层叠方向的厚度随着远离线宽方向的中央而逐渐减小的形状的区域。
2.如权利要求1所述的电子元器件，其特征在于， 所述区域是圆形或椭圆形。
3.如权利要求1或2所述的电子元器件，其特征在于，具有向层叠方向的上侧突出的截面形状的第一线圈导体、及具有向层叠方向的下侧突出的截面形状的第二线圈导体在所述区域内在层叠方向上相互相对。
4.如权利要求3所述的电子元器件，其特征在于，所述第一线圈导体及所述第二线圈导体分别具有随着从线宽方向的中央向两端、层叠方向的厚度逐渐减小的截面形状。
5.如权利要求3所述的电子元器件，其特征在于，所述第一线圈导体具有向层叠方向的上侧突出而弯曲的截面形状， 所述第二线圈导体具有向层叠方向的下侧突出而弯曲的截面形状，
6.如权利要求1至5的任一项所述的电子元器件，其特征在于， 存在于同一所述区域内的所述多个绝缘体层可采用多种绝缘性材料。
7.如权利要求1至6的任一项所述的电子元器件，其特征在于， 存在于同一所述区域内的所述多个线圈导体可采用多种导电性材料。
8.如权利要求3至5的任一项所述的电子元器件，其特征在于，所述绝缘体层的厚度为所述第一线圈导体及所述第二线圈导体的厚度的1/2以下。
9.一种电子元器件的制造方法，其特征在于，包括 准备第一绝缘体层及第二绝缘体层的工序；分别在所述第一绝缘体层上及所述第二绝缘体层上形成第一线圈导体及第二线圈导体的工序，所述第一线圈导体及所述第二线圈导体由线状导体构成，且在与该线状导体延伸的方向正交的截面上，具有随着远离线宽方向的中央而层叠方向的厚度逐渐减小的截面结构；在所述第一绝缘体层的形成有所述第一线圈导体的主面上涂布绝缘体层并使其平坦的工序；以及与所述第一绝缘体层层叠所述第二绝缘体层、以使得在从层叠方向来进行俯视时所述第一线圈导体和所述第二线圈导体相互重叠的工序。
10.一种电子元器件的制造方法，其特征在于，包括 准备第一绝缘体层及第二绝缘体层的工序；分别在所述第一绝缘体层上及所述第二绝缘体层上形成由线状导体构成的第一线圈导体及第二线圈导体的工序；在所述第二线圈导体的线宽方向的中央部分形成中间层的工序；以及与所述第一绝缘体层层叠所述第二绝缘体层、以使得在从层叠方向来进行俯视时所述第一线圈导体和所述第二线圈导体相互重叠的工序。
11.如权利要求10所述的电子元器件的制造方法，其特征在于， 所述中间层由绝缘体构成。
12.如权利要求10所述的电子元器件的制造方法，其特征在于， 所述中间层由导电体构成。
全文摘要
本发明的目的在于提供一种能够降低电阻值、并抑制发生边缘效应的电子元器件及其制造方法。层叠体(12)由多个绝缘体层(18a～18g)层叠而成。导体层(20a～20h)由线状导体构成，且构成内置于层叠体(12)的线圈(L1～L4)。多个导体层(20a～20h)隔着绝缘体层(18b)彼此相对，并流过大致相同相位的信号，多个导体层(20a～20h)形成具有z轴方向的厚度随着远离线宽方向的中央而逐渐减小的形状的区域(B)。
文档编号H03H7/01GK102272868SQ201080004352
公开日2011年12月7日 申请日期2010年1月13日 优先权日2009年1月14日
发明者寺本昌弘, 松下洋介, 谷口哲夫 申请人:株式会社村田制作所