专利名称：形成半导体器件接触的方法
技术领域：
本发明一般地涉及一种用于形成半导体器件接触的方法，更具体地，涉及一种形成半导体器件的接触的方法，其中分两步(或多步)进行一自对准接触(SAC)蚀刻工序以形成具有稳定特性的接触孔，藉此改善半导体器件的特性和可靠性。
背景技术：
图1和图2为说明半导体器件中的接触孔的横截面图。
参考图1，在一半导体衬底上形成一界定有源区的器件隔离膜(未示出)。其后，在其上形成厚度为4000的栅极氧化物膜、栅极导电层和硬掩模层的堆叠结构。
接下来，采用一栅极掩模(未示出)经由一光刻和蚀刻工序蚀刻该堆叠结构以形成栅极。然后在包含侧壁上有一绝缘膜隔离层的栅极的半导体衬底的整个表面上形成一蚀刻阻挡层。
其后，连续淀积一平面化层间绝缘膜和一防反射涂层。
接着采用一接触掩模经由曝光及显影过程在防反射涂层上形成一光刻胶膜图案(未示出)。可以用平台插塞接触掩模(landing plug contact mask)作为接触掩模。
其后，采用光刻胶膜图案作为蚀刻掩模依次蚀刻防反射涂层、层间绝缘膜及蚀刻阻挡层以形成接触孔。此时，因为损坏了栅极侧壁上的绝缘膜隔离层的肩部，就暴露出了栅极导电层，如图1所示。结果，可能会在随后的工序中引起短路。
此外，接触孔下部中的层间绝缘膜未得到完全蚀刻，因此接触孔的底部还可能残留有层间绝缘膜，如图2所示。
部分因为接触孔随着集成密度的增大而收缩，因此在随后的工序中难以形成填充接触孔的导电材料。此外，在层间绝缘膜的蚀刻过程中，栅极侧壁上绝缘膜隔离层的肩部可能会遭到损坏，并且/或者接触孔底部的层间绝缘膜可能没有完全去除，从而降低了器件的接触特性并使器件的特性和可靠性劣化。结果，如果不是不可能，制造高度集成的半导体器件也会很困难。因此，需要采用改进的方法来形成半导体器件的接触。
采用本发明的原理还可以克服前面未讲到的现有技术的其他问题，本领域的普通技术人员在阅读本说明书之后会很容易地明白这一点。
发明内容
本发明的一实施例提供了一种用于形成半导体器件的接触的方法，其中，执行一具有两个(或多个)独立步骤的SAC蚀刻工序以形成具有预定尺寸的接触孔，以便改善器件的特性和可靠性并实现器件的高集成密度。
本发明的另一个实施例提供了一种形成半导体器件的接触的方法，其包括如下步骤在半导体衬底上依次淀积栅极氧化物膜、栅极导电层和硬掩模层以形成一堆叠结构，蚀刻栅极氧化物膜、栅极导电层和硬掩模层的堆叠结构以形成栅极，在包括栅极的衬底的一表面形成一蚀刻阻挡层，依次淀积一平面化的层间绝缘膜和一防反射涂层，形成一在防反射涂层上暴露出一接触区域的光刻胶膜图案，用光刻胶膜图案作为蚀刻掩模蚀刻该防反射涂层，用该光刻胶膜图案作为蚀刻掩模进行第一SAC蚀刻工序以蚀刻层间绝缘膜一预定厚度，用该光刻胶膜图案作为蚀刻掩模进行第二SAC蚀刻工序以暴露出蚀刻阻挡层，以及蚀刻该蚀刻阻挡层以形成接触孔。
图1和图2为说明半导体器件中的接触孔的横截面图。
图3为说明依据本发明的一实施例的形成半导体器件接触的方法的横截面图。
图4A到4E为说明依据本发明的一实施例形成的接触孔的横截面图。
附图中每一元件的代号11半导体衬底
13栅极氧化物膜15栅极导电层17硬掩模层19蚀刻阻挡层21层间绝缘膜23防反射涂层25光刻胶膜图案具体实施方式
现在将详细参考本发明的示范性实施例。在任何可能的情况下，将会在所有附图中使用同样的参考数字指代相同或相似的部分。
图3示意性地展示了依据本发明的一实施例的形成半导体器件接触的方法，图4A到4D为说明依据本发明的各种实施例形成的接触孔的横截面图。
参考图3，在半导体衬底11上形成一用以界定有源区的器件隔离膜。接着在半导体衬底11上形成一栅极氧化物膜13、栅极导电层15和硬掩模层17的堆叠结构。该堆叠结构优选地具有约4000的厚度。
接下来，使用栅极掩模(未示出)经由光刻和蚀刻过程蚀刻该堆叠结构以形成栅极。其后，在栅极的侧壁上形成一绝缘膜隔离层。此处，该栅极包括一侧壁上具有一绝缘膜隔离层的字线或位线。
其后，在包括栅极的半导体衬底11的基本整个表面上形成一蚀刻阻挡层19。此处，绝缘膜隔离层可以包括一氮化物膜。
之后，依次淀积一平面化的层间绝缘膜21和一防反射涂层23。
其后，利用一接触掩模(未示出)经由曝光及显影过程在防反射涂层23上形成一暴露接触区域的光刻胶膜图案25。此处，可以将一平台插塞接触掩模用作接触掩模。
参考图4A，采用光刻胶膜图案25作为蚀刻掩模蚀刻防反射涂层23。
优选地，该防反射涂层23的蚀刻过程在约15mTorr的压力下，在约1500w的顶电极功率和约500w的底电极功率的条件下进行。此外，可使用流量约为12sccm的CHF3气体、流量约为12sccm的O2气体、和/或流量约为300sccm的Ar气体进行该蚀刻工序。
此外，优选地，该防反射涂层的蚀刻工序在蚀刻室上部温度在约58℃到约62℃，蚀刻室侧壁温度在约48℃到约52℃且/或电极温度在约38℃到约42℃的条件下进行。
参考图4B，利用光刻胶膜图案25作为一蚀刻掩模进行第一SAC蚀刻工序。
该第一SAC蚀刻工序用于去除层间绝缘膜21的预定厚度。
优选地，该第一SAC蚀刻工序在约10mTorr到约20mTorr的压力下，在约1200w到约1800w的底电极功率和/或约600w到约1500w的顶电极功率的条件下进行。此外，可使用流量约为450sccm到约550sccm的Ar气体、流量约为15sccm到约25sccm的C5F8气体、和/或流量约为15sccm到约19sccm的O2气体进行该第一SAC蚀刻工序。
同样，优选地，该第一SAC蚀刻工序在蚀刻室上部温度在约58℃到约62℃，蚀刻室侧壁温度在约48℃到约52℃且/或蚀刻室内的电极温度在约38℃到约42℃的条件下进行。
参考图4C，可以采用光刻胶膜图案25作为蚀刻掩模进行第二SAC蚀刻工序。
可以进行第二SAC蚀刻工序在将对绝缘膜隔离层的肩部造成的损伤降到最低的同时暴露出蚀刻阻挡层19。
第二SAC蚀刻工序可以包括在接触孔的底部对层间绝缘膜21进行过蚀刻。此处，该第二SAC蚀刻工序包括至少35％的过蚀刻过程。
此处，可以以一种原处(In-situ)方式进行该第一SAC蚀刻工序和第二SAC蚀刻工序。
优选地，该第二SAC蚀刻工序在约10mTorr到约20mTorr的压力下，在约1200w到约1800w的底电极功率和/或约600w到约1500w的顶电极功率的条件下进行。此外，可使用流量约为450sccm到约550sccm的Ar气体、流量约为15sccm到约19sccm的C5F8气体、流量约为15sccm到约19sccm的O2气体和/或流量约为2sccm到约10sccm的CH2F2气体进行该第二SAC蚀刻工序。
此外，优选地，该第二SAC蚀刻工序在蚀刻室上部温度在约58℃到约62℃，蚀刻室侧壁温度在约48℃到约52℃且/或电极温度在约38℃到约42℃的条件下进行。
图4D为说明光刻胶膜图案25的俯视图。图4A和4B为沿图4D的线A-A’所取的横截面图。图4E为沿图4D的线B-B’所取的横截面图。
参考图4E，可进行一针对蚀刻阻挡层19的蚀刻工序以形成接触孔。
优选地，该蚀刻阻挡层19的蚀刻工序在约10mTorr到约20mTorr的压力下，在约1200w到约1800w的底电极功率和/或约800w到约1200w的顶电极功率的条件下进行。此外，可使用流量约为150sccm到约250sccm的O2气体和/或流量约为80sccm到约120sccm的Ar气体进行该蚀刻工序。
此外，优选地，该蚀刻阻挡层的蚀刻工序在蚀刻室上部温度在约58℃到约62℃，蚀刻室侧壁温度在约48℃到约52℃且/或电极温度在约38℃到约42℃的条件下进行。
此处，可以将图4A到4E所展示的蚀刻工序应用到等离子体蚀刻工艺所用的设备。
如上所述，依据本发明的多个实施例的用以形成半导体器件的接触方法通过两个分离的SAC蚀刻工序，将对绝缘膜隔离层的肩部的损伤降到了最低，同时完全蚀刻掉了接触孔底部的层间绝缘膜，从而可形成具有稳定特性的接触孔。结果，改进了器件的特性和可靠性。因此，该方法可实现半导体器件的高度集成。
已出于展示和说明的目的对本发明的多个实施例进行了以上描述。并非意欲穷尽所有情况或将本发明限制在所披露的精确形式中，有可能根据以上原理做出或者可能从本发明的实践中获得修改或变化。选择并描述各实施例是为了解释本发明的原理及其实际应用，以使本领域的技术人员能够以多种实施例利用本发明并做出适于其预期特定用途的各种修改。
权利要求
1.一种用于形成一半导体器件的接触的方法，其包括在一半导体衬底上依次淀积一栅极氧化物膜、一栅极导电层及一硬掩模层以形成一堆叠结构；蚀刻所述栅极氧化物膜、所述栅极导电层及所述硬掩模的堆叠结构以形成一栅极；在包括所述栅极的所述半导体衬底的表面形成一蚀刻阻挡层；依次淀积一平面化的层间绝缘膜和一防反射涂层；在所述防反射涂层上形成暴露一接触区域的光刻胶膜的图案；采用所述光刻胶膜图案作为一蚀刻掩模蚀刻所述防反射涂层；采用所述光刻胶膜图案作为一蚀刻掩模进行第一自对准接触蚀刻工序以蚀刻所述层间绝缘膜一预定厚度；采用所述光刻胶膜图案作为一蚀刻掩模进行第二自对准接触蚀刻工序以暴露所述蚀刻阻挡层；以及蚀刻所述蚀刻阻挡层以形成一接触孔。
2.如权利要求1所述的方法，其中所述栅极包含具有一侧壁上的一绝缘膜隔离层的字线和位线中之一。
3.如权利要求1所述的方法，其中所述第二自对准接触蚀刻工序包含一至少约35％的过蚀刻过程。
4.如权利要求1所述的方法，其中，在底电极功率处于约1200w到约1800w的范围内且顶电极功率处于约600w到约1500w的范围内时，在压力处于约10mTorr到约20mTorr的范围内的条件下，采用流量处于约450sccm到约550sccm范围内的Ar气体、流量处于约15sccm到约25sccm范围内的C5F8气体、以及流量处于约15sccm到约19sccm范围内的O2气体进行所述第一自对准接触蚀刻工序。
5.如权利要求1所述的方法，其中，在底电极功率处于约1200w到约1800w的范围内且顶电极功率处于约600w到约1500w的范围内时，在压力处于约10mTorr到约20mTorr的范围内的条件下，采用流量处于约450sccm到约550sccm范围内的Ar气体、流量处于约15sccm到约19sccm范围内的C5F8气体、流量处于约15sccm到约19sccm范围内的O2气体、以及流量处于约2sccm到约10sccm范围内的CH2F2气体进行所述第二自对准接触蚀刻工序。
6.如权利要求1所述的方法，其中，在底电极功率处于约1200w到约1800w的范围内且顶电极功率处于约800w到约1200w的范围内时，在压力处于约10mTorr到约20mTorr的条件下，采用流量处于约150sccm到约250sccm范围内的O2气体和流量处于约80sccm到约120sccm范围内的Ar气体蚀刻所述的蚀刻阻挡层。
7.如权利要求1所述的方法，其中所述堆叠结构具有约4000的厚度。
8.具有按照权利要求1所述的方法形成的所述接触的半导体器件。
9.一种用于形成半导体器件的接触孔的方法，其包括采用第一自对准接触蚀刻工序蚀刻一层间绝缘膜一已知厚度；采用第二自对准接触蚀刻工序暴露出一蚀刻阻挡层；以及蚀刻所述蚀刻阻挡层以形成所述接触孔，其中，所述第一自对准接触蚀刻工序和所述第二自对准接触蚀刻工序采用一光刻胶膜图案作为蚀刻掩模。
10.如权利要求9所述的方法，其进一步包括在一半导体衬底上依次淀积一栅极氧化物膜、一栅极导电层和一硬掩模层以形成一堆叠结构；蚀刻所述栅极氧化物膜、所述栅极导电层和所述硬掩模层的堆叠结构以形成一栅极；在包括所述栅极的所述半导体衬底的表面形成所述蚀刻阻挡层；以及依次淀积所述层间绝缘膜和一防反射涂层。
11.如权利要求10所述的方法，其进一步包括在所述防反射涂层上形成暴露出一接触区域的所述光刻胶膜图案；以及采用所述光刻胶膜图案作为一蚀刻掩模蚀刻所述防反射涂层。
12.如权利要求10所述的方法，其中所述栅极包括具有位于一侧壁上的一绝缘膜隔离层的字线和位线之一。
13.如权利要求10所述的方法，其中所述堆叠结构具有约4000的厚度。
14.如权利要求9所述的方法，其中所述第二自对准接触蚀刻工序包括一至少约35％的过蚀刻过程。
15.如权利要求9所述的方法，其中，在底电极功率处于约1200w到约1800w的范围内且顶电极功率处于约600w到约1500w的范围内时，在压力处于约10mTorr到约20mTorr的范围内的条件下，采用流量处于约450sccm到约550sccm范围内的Ar气体、流量处于约15sccm到约25sccm范围内的C5F8气体、以及流量处于约15sccm到约19sccm范围内的O2气体进行所述第一自对准接触蚀刻工序。
16.如权利要求9所述的方法，其中，在底电极功率处于约1200w到约1800w的范围内且顶电极功率处于约600w到约1500w的范围内时，在压力处于约10mTorr到约20mTorr的范围内的条件下，采用流量处于约450sccm到约550sccm范围内的Ar气体、流量处于约15sccm到约19sccm范围内的C5F8气体、流量处于约15sccm到约19sccm范围内的O2气体、以及流量处于约2sccm到约10sccm范围内的CH2F2气体进行所述第二自对准接触蚀刻工序。
17.如权利要求9所述的方法，其中，在底电极功率处于约1200w到约1800w的范围内且顶电极功率处于约800w到约1200w的范围内时，在压力处于约10mTorr到约20mTorr的条件下，采用流量处于约150sccm到约250sccm范围内的O2气体和流量处于约80sccm到约120sccm范围内的Ar气体蚀刻所述的蚀刻阻挡层。
18.具有按照权利要求9所述的方法形成的所述接触孔的半导体器件。
全文摘要
本发明提供了一种用以形成半导体器件的接触的方法，包括采用一第一自对准接触(SAC)蚀刻工序将一层间绝缘膜蚀刻一预定厚度，采用一第二SAC蚀刻工序暴露一蚀刻阻挡层，以及蚀刻该蚀刻阻挡层以形成该接触孔。优选地，该第一SAC蚀刻工序和该第二SAC蚀刻工序采用一光刻胶膜图案作为蚀刻掩模。
文档编号H01L21/336GK1649095SQ20041010492
公开日2005年8月3日 申请日期2004年12月24日 优先权日2003年12月24日
发明者金承范 申请人:海力士半导体有限公司