专利名称：微电子封装方法和装置的制作方法
技术领域：
本发明涉及微电子封装，尤其涉及在阵列中堆叠微电子封装以增加封装密度。
背景技术：
微电子器件正趋于提升小型化、电路密度、工作速度和转换速率。这些趋势已直接影响与微电子管芯、包含微电子管芯和基片的微电子器件、微电子封装以及计算装置的设计和制造相关联的复杂性。计算装置的示例包括但不限于服务器、个人计算机和“专用”计算装置。个人计算机已具有许多形式，诸如台式、膝上、平板等。“专用”计算装置可包括机顶盒、个人数字助理、无线电话等。
特别是，注意力越来越多地转移到作为满足提升系统性能所需部件的微电子封装上。如图4所示，当前的微电子封装通常包括电互连到载体基片52上的微电子管芯50，它们通常用诸如模制塑料、环氧树脂或其它合适材料的密封材料54密封。包括但不限于散热装置的其它组件可被包含作为微电子封装的一部分。
随着需求的增加，使用彼此协同工作的多个管芯变得必要。但在使用多个管芯时，将管芯设置成靠近在一起变得很关键，因为过长的信号传输距离使信号完整性和传播时间劣化。然而，常规单管芯微电子封装的使用不能与缩短信号传输距离的需要相称，因为它们的面积(或印迹)大于管芯面积许多倍。这不仅增加了传输距离还减小了封装密度。
形成更高密度封装、减小面积需要和缩短信号传输距离的一种解决方案是垂直堆叠和电互连单微电子封装中的多个管芯。另一种解决方案是在阵列中堆叠多个微电子封装，诸如球栅阵列(BGA)和芯片规模封装(CSP)。虽然这些堆叠的微电子封装具备某些优点，但由于单个微电子封装以及与阵列中的其它微电子封装的互连的物理尺寸、设计和制造约束，很难获得进一步的尺寸减小和性能提升。
图5示出了本领域已知的一种装配，其中多个单管芯微电子封装如图4所示地堆叠于阵列中。每个载体基片52都具有与载体基片52内的导电轨迹(未示出)电互连的载体基片52的管芯侧60处的多个导电焊盘垫56。焊盘垫56包括，但不限于，导电垫、通孔、通路和适用于电互连的任何其它结构。在被层叠时，焊盘垫56被设置用于与邻近微电子封装的载体基片52的非管芯侧62上的各结合垫56’电连通。诸如焊料的互连58用于将一个微电子封装的焊盘垫56电互连到另一微电子封装的结合垫56’。
堆叠现有技术的微电子封装存在许多问题。首先，它限制了封装到封装的互连可伸缩性，它包括改变互连间距(导电垫的中心点之间的距离)而不改变封装之间的间隙。对于精细间距的互连，导电互连58必须被减小以便不与邻近的互连桥接。但是，维持从一个微电子封装到另一个的合适投影距离以容纳管芯、密封材料和其它组件(如果使用的话)是很重要的。为了维持该投影距离，互连58的量必须充足，而这就限制了减小间距。然而，减小间距对于跟上微电子封装的发展是必要的，因为需要越来越多的输入/输出信号引线和功率引线。
堆叠微电子封装的另一问题在于封装载体基片52，特别是层叠物底部处的载体基片，通常受到增加的压力和弯曲。载体基片的弯曲是不期望的，因为它趋于导致连接开路，降低微电子封装的效用，并导致微电子封装故障。
图1是根据本发明一个实施例的微电子封装阵列的侧剖视图。
图2是根据本发明另一实施例的微电子封装阵列的侧剖视图。
图3A-3C是示出根据本发明一个实施例的用于制造微电子封装的过程的侧剖视图。
图4是已知单管芯微电子封装的侧剖视图。
图5是已知微电子封装阵列的侧剖视图。
图6适于根据一个实施例的用于实施本发明的示例系统。
具体实施例方式
在以下详细描述中，参考形成其一部分的附图，其中相同的标号贯穿指定相同部分，且其中为了说明示出了其中可以实施本发明的特定实施例。可以理解，可以使用其它实施例且可以进行结构或逻辑变化而不背离本发明的范围。因此，以下的详细描述不被认为是限制性的，且本发明的范围通过所附权利要求书及其等效物限定。
图1是根据本发明实施例的微电子封装阵列的侧剖视图。第一微电子封装8包括与载体基片12电互连的微电子管芯10。管芯10被装入密封材料14中，这是本领域的共用实现方式。但本领域的熟练技术人员可以理解密封材料14提供用于特殊用途，而在其它实施例中是不需要或不提供的(即，任选的)。合适的密封材料包括，但不限于，模制塑料、树脂和环氧树脂。
第一微电子封装8的载体基片12具有暴露于载体基片12的管芯侧9处的焊盘垫16，在管芯10和密封材料14的周边外部。本领域中可以理解焊盘垫是涉及焊盘、镀敷通孔或允许载体基片电路和附着组件之间的电连通的任何其它结构的术语。
中间基片20可以耦合或层压于载体基片12上，以使它包围管芯10封装材料14的周边。中间基片20包括各种电介质材料，包括但不限于C-级(C-stage)热固聚合树脂、环氧树脂等。在不包括密封材料14的其它实施例中，中间基片20可以包围管芯10的周边，或者它可以具有被调节尺寸以容纳管芯体积的一腔以使它覆盖管芯10。
中间基片20具有设置其中的多个导电提升件(riser)18。导电提升件18具有第一端13和第二端15，并相对对准以使第一端13可以与载体基片12的焊盘垫16电连通。导电提升件18的第二端15也被设置成使能邻近第二微电子封装7的结合垫16’的电互连。导电提升件18可减少电互连所需的互连22的尺寸，这能允许焊盘垫16和结合垫16’中的更精细的间距。导电提升件18包括各种导电材料，包括但不限于铜、金、镍以及各种其它金属和金属合金。
第二微电子封装7可置于邻近微电子封装8。微电子封装7与第一微电子封装8基本相同，并包括装入与载体基片12电互连的密封材料14中的微电子管芯10。第二微电子封装7的载体基片12还包括管芯侧9上的焊盘垫16和非管芯侧11上的结合垫16’。本领域中可以理解结合垫是涉及焊盘、镀敷通孔或允许载体基片电路和附着组件之间的电连通的任何其它结构的术语。
结合垫16’被设置用于与第一微电子封装8的中间基片20中设置的导电提升件18的第二端15的相对对准和电互连。互连22电互连导电提升件18和结合垫16’。互连22包括导电材料，它包括但不限于加铅焊料、无铅焊料、导电或导体填充的环氧树脂以及本领域熟练技术人员已知的其它导电物质。第二微电子封装7还包括中间基片20，其中按与以上针对第一微电子封装8的中间基片20所讨论的方式相同的方式设置了导电提升件18。
第三微电子封装6可置于邻近第二微电子封装7。微电子封装6也与第一微电子封装8基本相同，并包括与载体基片12电互连的密封材料14中装入的微电子管芯10。第三微电子封装6的载体基片12包括载体基片12的非管芯侧11上的结合垫16’。第三微电子封装6的结合垫16’被设置用于与第二微电子封装7的中间基片20的导电提升件18的相对对准和电互连。互连22电互连导电提升件18和第三微电子封装6的结合垫16’。
除了如图1所示的三个微电子封装8、7、6的层叠阵列，根据本发明的层叠阵列的其它实施例也可在该阵列中具有更多或更少的微电子封装。此外，中间基片20可被固定到载体基片12，以使它能用作支肋以提升微电子封装的刚性，这有助于防止中间基片20中的弯曲从而减少开路引起弯曲诱导的互连故障的可能性。这可以降低微电子封装的制造成本，而过去需要使用各种支肋来防止载体基片弯曲。此外，使用导电提升件18还可允许精细的封装到封装的互连可伸缩性，因为清洁邻近微电子封装所需的高度不再受互连22约束而是取决于导电提升件18的高度和宽度。
图2是根据本发明实施例的微电子封装阵列的侧剖视图。层叠阵列包括多个微电子封装，每一个都具有一个或多个层叠的微电子管芯。第一微电子封装8’具有许多与参考图1描述的第一微电子封装8相同的元件。但是，第一微电子封装8’的导电提升件18’被稍许伸长，以容纳由于附加微电子管芯10引起的封装高度增加。导电提升件18’可帮助维持封装到封装的可伸缩性，而不增加焊盘垫16或结合垫16’的间距。同样，第二微电子封装7’的导电提升件18可适于提供用于第三微电子封装6’的预定的投影高度，而再次不影响封装到封装的可伸缩性。
微电子封装之间的间隙高度17可针对多种原因而调节，这些原因包括但不限于微电子封装厚度。对间隙高度的调节可帮助容纳诸如放热器(未示出)的附加组件，提供所需的投影距离，或者增加微电子封装的间距而不增加互连22。
图3A-3C是根据本发明实施例的制造适于在层叠阵列中适用的微电子封装的方法的侧剖视图。图3A示出了预定大小的中间基片坯料30，它具有第一侧面46和第二侧面48。粘合层32可施涂于中间基片坯料30的第二侧面48上。中间基片坯料30可以由多种电介质材料制成。如先前参照图1中的中间基片20所讨论的，一个示例是将C-级热固聚合树脂用于中间基片30以及将B-级热固聚合树脂用于粘合层32。C-级和B-级树脂的使用是本领域已知的并可按多种方式完成。
基片坯料材料可以是取决于应用的，诸如提供预定的材料硬度，和/或控制热膨胀系数(CTE)。因此，用于中间基片坯料30的其它合适的电介质材料可以包括，但不限于，聚合母体组合物，诸如玻璃布加强聚合物。
图3B是制造过程的侧剖视图，其中根据一个实施例，导电提升件18可以插入基片坯料30中的容纳孔35。具有预定厚度的导电材料34包括施涂于导电材料34的第一端40和第二端42上的导电镀层36。导电镀层36使能与载体基片12的焊盘垫16(图3C中示出)以及邻接微电子封装的结合盘16’(未示出)的电互连。用于导电镀层36的合适材料包括，但不限于，电解锡镀层和有铅或无铅焊料。
例如，可以利用冲压和冲模工艺从导电材料34中去除导电提升件18。中间基片坯料30中的孔35可以通过类似的工艺形成。当导电提升件18被冲压离开导电材料34时，它可以被相应地压入孔35。导电提升件18和孔35可以通过其它技术形成，包括但不限于，钻孔、螺旋钻、激光蚀刻或者在非固相期间将导电材料34插入孔35并固化为固相。
期望导电材料34和导电镀层36的总厚度等于或高于包含粘合层32的中间基片坯料30的厚度，从而当被插入孔35时导电镀层36的一部分与中间基片坯料30和粘合层32的表面齐平或者在它们之上和之下稍许突出。稍许的突出允许在将中间基片30固定到微电子封装载体基片12上时(例如，在热压过程期间或者在回流过程期间)导电提升件18与焊盘垫16和结合垫16’(未示出)电互连。在其它实施例中，导电提升件18由导电材料34形成而不用导电镀层36。导电镀层可以被预置于焊接垫16和结合垫16’上，以便在回流过程或热压过程期间形成电互连。
图3C是根据本发明实施例的中间基片制造过程的剖视图。第二孔38可以形成于中间基片坯料30中，它可以随后形成中间基片31。第二孔38使得中间基片31能覆盖容纳微电子管芯10的大小和形状的载体基片12以及任选的密封材料14。中间基片31可以置于微电子封装33的载体基片12的管芯侧44，从而导电提升件18的导电镀层36与相应的焊盘垫16电连通。如前所述，在另一实施例中，导电镀层36可以被预置于焊盘垫16上而非在导电提升件18上。
根据用于粘合层32的材料，中间基片31可利用合适的工艺耦合到微电子封装33。在粘合层32是B-级树脂的一个实施例中，热压工艺可用于将中间基片31固定到载体基片12。通过使得导电镀层流动和固化，热压工艺可帮助确保焊盘垫16和导电提升件18之间的电气/机械接合。
在一个实施例中，将C-级树脂用于中间基片坯料30和将B-级树脂用于粘合层32，可应用真空以使腔内压力小于约10千帕。随后可以将热和压施加到结合载体基片12和中间基片31上，并将焊盘垫16电气/机械地接合到相应的导电提升件18。在约150-350摄氏度之间的温度下施加约0.5-10兆帕之间的压力可以提供中间基片31到载体基片12的可接受的层压，从而可以用作封装支肋。此外，这可以帮助确保焊盘垫16和导电提升件18之间的电互连。可以理解，热压的压力和温度可根据粘合层32和导电镀层36(如果使用的话)的固化属性而变化。
图6是适于实施本发明一个实施例的示例系统。本发明的微电子封装阵列92通过高速总线96耦合到系统板90。系统板90可以是载体基片，诸如主板或者其它印刷电路板。如图所示，系统板90还包括被配置成存储数据的存储器94，它通过高速总线96耦合到系统板90。存储器94可包括但不限于动态随机存取存储器(DRAM)、同步DRAM(SDRAM)等。在所示的实施例中，主动冷却机制98耦合到微电子封装阵列92，以帮助防止微电子封装92过热。主动冷却机制可包括，但不限于，风扇、吹风机、液冷环路等等。
虽然这里为了描述较佳实施例的目的而说明和描述了特定的实施例，但本领域的普通技术人员可以理解，实现相同用途的多种可选的和/或等效的实现也可替换用于所示和所述的特定实施例，而不背离本发明的范围。本领域的熟练技术人员将易于理解，本发明可在范围很宽的多种实施例中得以实现。本申请旨在覆盖这里所讨论的实施例的任何修改或变型。因此显然，本发明仅受权利要求书及其等效物限制。
权利要求
1.一种微电子封装，包括载体基片，所述载体基片具有管芯侧和非管芯侧，管芯电互连到载体基片的管芯侧，以及载体基片的管芯侧上的焊盘垫；以及中间基片，它耦合到所述载体基片的管芯侧，所述中间基片具有其中设置的导电提升件、所述导电提升件具有第一端和第二端，所述第一端电互连到焊盘垫。
2.如权利要求1所述的微电子封装，其特征在于，所述导电提升件包括无氧铜。
3.如权利要求1所述的微电子封装，其特征在于，还包括所述导电提升件的第一端上的导电镀层。
4.如权利要求3所述的微电子封装，其特征在于，所述导电镀层选自加铅焊料、无铅焊料和锡。
5.如权利要求1所述的微电子封装，其特征在于，所述中间基片被层压到所述微电子封装的载体基片的管芯侧。
6.一种微电子封装阵列，包括具有第一载体基片的第一微电子封装，所述第一载体基片具有管芯侧和非管芯侧，第一管芯电互连到第一载体基片的管芯侧，以及第一载体基片的管芯侧上的焊盘垫；耦合到第一载体基片的管芯侧的中间基片，所述中间基片具有设置其中的导电提升件，所述导电提升件具有第一端和第二端，所述第一端电互连到焊盘垫；以及具有第二载体基片的第二微电子封装，所述第二载体基片具有管芯侧和非管芯侧，第二管芯电互连到所述第二载体基片的管芯侧，以及非管芯侧上的结合垫，所述结合垫电互连到导电提升件的第二端。
7.如权利要求6所述的微电子封装阵列，其特征在于，导电提升件包括无氧铜。
8.如权利要求6所述的微电子封装阵列，其特征在于，还包括所述导电提升件的第一端上的导电镀层。
9.如权利要求8所述的微电子封装阵列，其特征在于，所述导电镀层选自加铅焊料、无铅焊料和锡。
10.如权利要求6所述的微电子封装阵列，其特征在于，还包括一互连，它将所述结合垫电耦合到第一微电子封装的相应导电提升件的第二端。
11.如权利要求10所述的微电子封装阵列，其特征在于，所述互连是无铅焊料。
12.如权利要求6所述的微电子封装阵列，其特征在于，所述中间基片被层叠到第一微电子封装的第一载体基片的管芯侧。
13.一种系统，包括系统板；总线，它耦合到所述系统板以便于数据交换；存储器，它被配置成存储数据，所述存储器通过所述总线耦合到所述系统板；微电子封装阵列，它通过总线耦合到系统板，所述微电子封装阵列包括具有第一载体基片的第一微电子封装，所述第一载体基片具有管芯侧和非管芯侧，第一管芯电互连到所述第一载体基片的管芯侧，以及第一载体基片的管芯侧上的焊盘垫，耦合到所述第一载体基片的管芯侧的中间基片，所述中间基片具有其中设置的导电提升件，所述导电提升件具有第一端和第二端，所述第一端电互连到所述焊盘垫，具有第二载体基片的第二微电子封装，所述第二载体基片具有管芯侧和非管芯侧，第二管芯电互连到所述第二载体基片的管芯侧，以及所述非管芯侧上的结合垫，所述结合垫电互连到所述导电提升件的第二端；以及耦合到所述微电子封装阵列的主动冷却装置。
14.如权利要求13所述的系统，其特征在于，还包括每个导电提升件的第一端上的导电镀层。
15.如权利要求14所述的系统，其特征在于，所述导电镀层选自加铅焊料、无铅焊料和锡。
16.如权利要求13所述的系统，其特征在于，还包括一互连，它将每个结合垫电耦合到第一微电子封装的每个相应导电提升件的第二端。
17.如权利要求13所述的系统，其特征在于，所述中间基片被层压到所述第一微电子封装的第一载体基片的管芯侧。
18.如权利要求13所述的系统，其特征在于，所述互连是无铅焊料。
19.一种用于制造微电子封装阵列的方法，包括提供具有第一载体基片的第一微电子封装，所述第一载体基片具有管芯侧和非管芯侧，管芯电互连到所述第一载体基片的管芯侧，以及所述第一载体基片的管芯侧上的多个焊盘垫；提供具有设置于其中的多个导电提升件的中间基片，所述中间基片适于覆盖第一载体基片以使所述多个导电提升件中的每一个对应于所述多个焊盘垫之一；将所述中间基片置于所述第一载体基片的管芯侧上；电互连所述多个导电提升件与相应的焊盘垫；提供具有第二载体基片的第二微电子封装，所述第二载体基片具有管芯侧和非管芯侧，管芯电互连到所述第二载体基片的管芯侧，以及所述第二载体基片的非管芯侧上的多个结合垫，所述多个结合垫中的每一个都对应于所述多个导电提升件之一；邻近于所述中间基片放置所述第二微电子封装的非管芯侧；以及将所述多个结合垫电互连到所述多个导电提升件。
20.如权利要求19所述的方法，其特征在于，提供具有其中设置的多个导电提升件的中间基片包括提供多个导电提升件，它们的高度适于将所述第二微电子封装的非管芯侧设置于离开所述第一微电子封装的管芯侧的预定距离。
21.如权利要求19所述的方法，其特征在于，还包括增加所述焊盘垫和结合垫的间距，并相应地增加所述中间基片中设置的所述多个导电提升件的数量。
22.如权利要求19所述的方法，其特征在于，将所述中间基片放置于所述第一载体基片的第一侧上还包括利用热压工艺将所述中间基片层压到所述第一载体基片的管芯侧。
23.一种用于制造微电子封装的方法，包括提供具有管芯侧和非管芯侧的第一载体基片，管芯电互连到所述第一载体基片的管芯侧，以及设置于所述第一载体基片的管芯侧上的多个焊盘垫；提供具有第一侧和第二侧的中间基片坯料；将粘合材料施涂于所述中间基片坯料的第二侧；在从所述第一侧延伸到第二侧的中间基片坯料中形成预定大小的多个第一孔；提供导电的提升件材料；调整导电提升件材料的大小以与所述多个第一孔基本相同，从而形成与所述多个第一孔相对应的多个导电提升件；将所述多个导电提升件插入所述相应的多个第一孔；在横截面积等于或大于所述管芯的所述中间基片坯料中形成第二孔，由此形成中间基片；将所述中间基片置于第一载体基片上，以使所述管芯被设置于所述第二孔内且所述多个导电提升件与相应的多个焊盘垫电互连。
24.如权利要求23所述的方法，其特征在于，放置所述中间基片还包括将所述中间基片层压到所述第一载体基片。
25.如权利要求24所述的方法，其特征在于，将所述中间基片层压到所述载体基片还包括将所述微电子封装放入真空腔；在所述真空腔中形成真空；将热量施加于所述中间基片和所述第一载体基片；将压力施加于所述中间基片和所述第一载体基片；释放所述压力；以及冷却所述微电子封装。
26.如权利要求25所述的方法，其特征在于，形成真空还包括形成约小于10千帕的压力。
27.如权利要求25所述的方法，其特征在于，施加热量还包括将温度提升到约150℃到350℃之间。
28.如权利要求25所述的方法，其特征在于，施加压力还包括将压力增加到0.5兆帕到10兆帕之间的范围。
全文摘要
本发明涉及用于通过在阵列中层叠多个微电子封装并控制封装到封装可伸缩性而不压迫载体基片并不限制信号和输入/输出引线数量而提升微电子封装密度的装置和方法。特别是，其中具有导电提升件的中间基片被用于使能封装到封装互连的间距控制、投影距离的控制并用作微电子封装支肋。
文档编号H01L21/48GK1846308SQ200480018445
公开日2006年10月11日 申请日期2004年6月16日 优先权日2003年6月30日
发明者T·库玛莫托 申请人:英特尔公司