专利名称：在eeprom单元内形成低电压栅氧化层和隧道氧化层的方法
技术领域：
本发明总的涉及非易失性存储器设备，尤其涉及非易失性存储器嵌入式逻辑设备。
背景技术：
诸如EEPROM单元的非易失性存储器单元通常具有包括了控制栅极层和浮动栅层的双层多晶硅(“多”)结构。与此相反，仅具有控制栅极的半导体逻辑门只要求形成控制栅极层的单层多晶硅工艺。为了提高计算速度并减小设备大小，有时会将非易失性存储器单元嵌入逻辑芯片。因为形成非易失性存储器单元和逻辑门单元的工艺大为不同，所以在传统上它们是以分开的系列步骤形成。
为了减少非易失性存储器嵌入逻辑电路的工艺步骤总数，通常希望使用单层多结构来形成嵌入式非易失性存储器单元。图1A示出了沿着字线切开的典型单层EEPROM单元10的横截面。图1B示出了沿着位线切开的相同单层EEPROM单元10的横截面。参考图1A，在P-衬底内提供的N-阱14中形成P-沟道单层多EEPROM单元10。参考图1B，EEPROM单元10包括P-沟道选择晶体管24和P沟道存储晶体管26。第一P+扩散区28作为存储晶体管26的漏极和选择晶体管24的源极，而耦合至位线36的第二P+扩散区30则作为选择晶体管24的漏极。单层多晶硅20作为存储晶体管26的浮动栅以及选择晶体管24的选择门。仍参考图1A，对控制栅12应用偏压增强了在存储晶体管26的源极32和漏极28之间的延伸沟道22(图1B)，而对选择门24应用偏压则增强了在选择晶体管24的源极28和漏极30之间的沟道34。
再次参考图1A，P-型掩埋扩散层作为EEPROM单元10的控制栅12。在浮动栅20和控制栅12之间提供厚约350的二氧化硅层18。厚约70的隧道氧化层16则位于浮动栅20和N-阱14之间。能够以类似于双-多晶硅单元的方式编程、擦除和读取单-多晶硅EEPROM单元10。也就是说，通过从浮动栅20经过隧道氧化层16到衬底14的电子隧道实现编程，而通过衬底14到浮动栅20的电子隧道来实现擦除。
虽然上述单多晶硅工艺允许在同一步骤中为非易失性存储器单元的浮动栅和逻辑单元的控制栅提供单多晶硅层的形成，但必须在分开的步骤中形成多晶硅层下的氧化层，这是因为它在嵌入式电路各处的厚度是变化的。例如，低电压逻辑门的栅氧化层的典型厚度在5V系统中约为130，在2.5V系统中约为50，而在1.8V系统中约为30。另一方面，在EEPROM单元的浮动栅和控制栅之间的隧道氧化层和氧化层厚度通常约为70。因为逻辑单元和EEPROM单元的氧化层厚度大为不同，所以它们通常在分开的步骤中形成。例如，Bergemont的美国专利No.6,238,979示出了一种逻辑设备中的EEPROM单元的实例，它是通过首先形成EEPROM单元，随后完全掩模EEPROM单元以形成逻辑门而实现的。期望一种嵌入式电路结构和形成该结构的方法，能够允许在一个步骤中为逻辑门和非易失性存储器单元形成氧化层，从而无需分开形成EEPROM单元和逻辑门。
发明内容
本发明教示了带有三类有源区域的非易失性存储器嵌入式逻辑电路的形成，所述三类有源区域包括用于非易失性存储器单元的区域，用于低电压逻辑门的区域和用于高电压逻辑门的区域。低电压逻辑门和非易失性存储器单元的氧化层厚度基本相同，而高电压逻辑门的氧化层厚度则较厚。在此描述的嵌入式存储器结构允许在单个步骤中形成非易失性存储器门氧化层和逻辑门氧化层，从而缩短了生产时间。
图1A示出了沿着字线切开的现有技术单-多晶硅非易失性存储器的横截面。
图1B示出了沿着位线切开的现有技术单-多晶硅非易失性存储器的横截面。
图2A示出了根据本发明一个实施例的单-多晶硅EEPROM单元的顶视图。
图2B示出了沿着图2A中所示单-多晶硅EEPROM单元的线A-A的横截面图。
图2C示出了沿着图2A中所示的本发明单-多晶硅EEPROM单元的线B-B的横截面图，低电压逻辑门单元的横截面图和高电压逻辑门单元的横截面图。
图3A根据本发明的较佳实施例逐步骤地示出了低电压逻辑门和高电压逻辑门的形成过程。
图3B根据本发明的较佳实施例逐步骤地示出了单-多晶硅非易失性存储器单元的形成过程。
具体实施例方式
在图2A中，示出了根据本发明一个实施例的EEPROM单元100的顶视图。在图2B中则示出了沿着字线(线段A-A)切开的EEPROM单元100的横截面图。而在图2C中则示出了在高电压逻辑门96和低电压逻辑门94旁边的沿位线(线段B-B)切开的EEPROM单元100的横截面图。
参考图2A至图2C，EEPROM单元100是由掩埋控制栅80、浮动栅82以及包括在浮动栅82下隧道延展86的隧道区84组成的。控制栅80通过钨插头88连至电压源。遍布整个嵌入式电路的氧化层主要有两种用于高电压逻辑门96和选择门98的厚氧化层90以及用于EEPROM单元100和低电压逻辑门94的隧道氧化物的较薄氧化层92。
在图3A和3B中示出了同时形成EEPROM单元100以及逻辑门94、96和98的典型工艺步骤。图3A示出了制造高电压MOS晶体管和低电压MOS晶体管的步骤。图3B沿着字线以横截面的方式示出了制作EEPROM单元的步骤。虽然出于简明的目的未在图中示出，但是应该理解可以在示出的步骤中执行其他的工艺步骤。这些步骤例如可包括形成各种N-阱和P-阱区域的离子注入步骤以及至逻辑门的钨插头的形成步骤。
在步骤(i)中，在半导体衬底46上形成填充氧化层44。氮化物层42沉积在填充氧化层44顶上。接下来在氮化物层42上形成被形成图案的光刻胶层40。蚀刻氮化物层42、填充氧化层44和衬底46，以产生用于形成绝缘结构的裸露区50。
绝缘结构围绕并电气绝缘在其中形成逻辑单元和嵌入式存储器单元的各个器件区。虽然在随后的附图中示出的绝缘结构是浅沟道绝缘(STI)型，但也可使用诸如局部硅氧化(LOCOS)其他绝缘方法。在STI工艺中，通过蚀刻经由氮化物层42和填充氧化层44进入裸露衬底区(例如至约4000的深度)的浅沟道，并在随后根据本领域普通技术人员已知的方法使用例如二氧化硅的沉积或生长工艺来进行填充或热生长来形成所述绝缘结构。在步骤(ii)中，通过裸露区50的蚀刻，以及随后使用诸如二氧化硅填充浅沟道的氧化物填充步骤来形成浅沟道。之后的平面化工艺使用氮化物层42作为自然终止层，移除或擦去任何过多的二氧化硅材料，并在STI结构48的顶部形成平坦的氧化物坪49。作为一个实例，擦除步骤可以是化学机械平面化(CMP)工艺。
在步骤(iii)中，顺序移除氮化物层42和填充氧化层44以形成示出的STI绝缘结构48。形成的STI绝缘结构就电气地分开了邻近的器件区。现在就可形成各种邻近和非邻近的器件结构。
接下来如图3A和3B在步骤(iv)中所示，在衬底46上形成(例如厚约250)的高电压(HV)栅氧化层68。使用被形成图案的光刻胶掩模该栅氧化层68。随后如步骤(v)所示，蚀刻氧化层68的裸露部分以露出下面衬底46的某些部分。接下来，在裸露区52和54中形成第二或后续薄氧化层。可以通过衬底的热氧化、化学汽相沉淀或原子层沉淀的方法来形成第一或第二氧化层。如步骤(vi)所示，使用第一器件区形成EEPROM隧道氧化层58，使用第二器件区形成高电压逻辑门氧化层56，并使用第三器件区形成低电压逻辑门氧化层67。参见图2B，在EEPROM单元内发展N+区域以形成控制栅80。已经在衬底46的裸露部分52和54上形成了厚度例如分别约为70的HV栅氧化层56和隧道氧化层58。这些薄栅氧化层56和58分别用作低电压(LV)逻辑门的栅氧化物56和EEPROM单元的隧道氧化物58。低电压逻辑门氧化层56的厚度与隧道氧化层55的厚度大致相同。
随后如步骤(vii)所示，在氧化层56、58、67和68的顶部上沉积多晶硅层64和66以分别形成逻辑门区域内覆盖栅氧化层56的控制栅极层64以及EEPROM单元区域内覆盖隧道氧化层58的浮动栅层66。
虽然本发明在此描述了特定的实施例，但是本领域普通技术人员可以轻易想到可用于本发明的其他实施例，因此，本发明的范围仅由所附权利要求限定。
权利要求
1.一种用于形成非易失性存储器嵌入式逻辑电路的方法，包括步骤如下提供半导体衬底；在所述半导体衬底上形成绝缘结构以限定第一器件区和第二器件区；同时在所述第一和第二器件区上形成第一氧化层，所述第一氧化层在所述第二器件区内形成高电压逻辑门氧化层；蚀刻在所述第一器件区内的所述第一氧化层以暴露所述衬底；在所述第一器件区内形成第二氧化层，提供在所述第一器件区内的隧道氧化层；以及在所述第二氧化层的顶部形成浮动栅层。
2.如权利要求1所述的方法，其特征在于，在所述半导体衬底上形成的所述绝缘结构还隔离了第三器件区；在所述第一和第二器件区上形成所述第一氧化层的同时，也在所述第三器件区上形成所述第一氧化层；也蚀刻在所述第三器件区内的所述第一氧化层以暴露所述衬底；以及也在与所述第一器件区同时在所述第三器件区内形成所述第二氧化层，以在所述第三器件区内提供低电压逻辑门氧化层。
3.如权利要求1所述的方法，其特征在于，所述绝缘结构是通过浅沟道绝缘方法形成的。
4.如权利要求1所述的方法，其特征在于，所述绝缘结构是通过局部硅氧化方法形成的。
5.如权利要求1所述的方法，其特征在于，所述第一氧化层是通过热氧化形成的。
6.如权利要求1所述的方法，其特征在于，所述第一氧化层是通过化学汽相沉淀形成的。
7.如权利要求1所述的方法，其特征在于，所述第一氧化层是通过原子层沉淀形成的。
8.如权利要求1所述的方法，其特征在于，形成的所述第一氧化层的厚度约为250。
9.如权利要求1所述的方法，其特征在于，所述第二氧化层是通过热氧化形成的。
10.如权利要求1所述的方法，其特征在于，所述第二氧化层是通过化学汽相沉淀形成的。
11.如权利要求1所述的方法，其特征在于，所述第二氧化层是通过原子层沉淀形成的。
12.如权利要求1所述的方法，其特征在于，形成的所述第二氧化层的厚度约为70。
13.如权利要求1所述的方法，其特征在于，所述浮动栅层是掺杂多晶硅层。
14.一种非易失性存储器嵌入式逻辑电路包括第一有源区和第二有源区；在所述第二有源区顶部并用作高电压逻辑门栅极氧化物的第一氧化层；在所述第一有源区顶部并比所述第一氧化层薄的第二氧化层，借此在所述第一有源区顶部的所述第二氧化层用作隧道氧化物；以及在所述第一和第二氧化层上的浮动栅层。
15.如权利要求14所述的非易失性存储器嵌入式逻辑电路，其特征在于，还包括也在所述第三有源区顶部并用作高电压逻辑门的栅极氧化物的所述第一氧化层；以及在所述第三有源区顶部并比所述第一氧化层薄的第二氧化层，借此在所述第三有源区顶部的所述第二氧化层用作低电压逻辑门的栅极氧化物。
16.如权利要求14所述的非易失性存储器嵌入式逻辑电路，其特征在于，所述第一氧化层是在一个工艺步骤中形成的。
17.如权利要求14所述的电路，其特征在于，所述第一氧化层的厚度约为250。
18.如权利要求14所述的非易失性存储器嵌入式逻辑电路，其特征在于，所述第二氧化层是在一个工艺步骤中形成的。
19.如权利要求14所述的非易失性存储器嵌入式逻辑电路，其特征在于，所述第二氧化层的厚度约为70。
20.如权利要求14所述的非易失性存储器嵌入式逻辑电路，其特征在于，所述浮动栅层是掺杂多晶硅层。
全文摘要
描述了一种制造具有低电压逻辑门层(94下的92；56)和隧道氧化层(86下的92；58)的非易失性存储器嵌入式逻辑电路的方法(图2A－2C)。低电压逻辑门氧化层和隧道氧化层都在单个步骤中形成(图3A(vi)和图3B(vi))，从而减少了形成器件所需的总的工艺步骤数。
文档编号H01L21/336GK1883039SQ200480033548
公开日2006年12月20日 申请日期2004年11月16日 优先权日2003年11月18日
发明者A·L·雷宁格, J·J·沈 申请人:爱特梅尔股份有限公司