专利名称：单闸极非挥发性内存的抹除方法
技术领域：
本发明是有关一种非挥发性内存(Non-Volatile Memory)，特别是关于一种可于低压(低于10V)抹除的单闸极的非挥发性内存的抹除方法。
背景技术：
按，互补式金属氧化半导体(Complementary Metal OxideSemiconductor，CMOS)制备技术已成为特殊应用集成电路(applicationspecific integrated circuit，ASIC)的常用制造方法。在计算机信息产品发达的今天，电子式可清除程序化只读存储器(Electrically ErasableProgrammable Read Only Memory，EEPROM)由于具备有电性编写和抹除数据的非挥发性内存功能，且在电源关掉后数据不会消失，所以被广泛使用于电子产品上。
非挥发性内存为可程序化的，其用以储存电荷以改变内存的晶体管的闸极电压，或不储存电荷以留下原内存的晶体管的闸极电压。抹除操作则是将储存在非挥发性内存中的所有电荷移除，使得所有非挥发性内存回到原内存的晶体管的闸极电压。因此，在公知非挥发性内存的结构中，除了晶体管的闸极层外，另需额外增加一导电层来储存电荷，而形成双闸极(double-layer)结构，在制备上则比一般CMOS制备多出薄膜沉积、蚀刻及曝光显影等步骤，使得成本增加、制备复杂、组件良率下降、工时提高，尤其在使用于嵌入式(Embedded)EEPROM产品时更为明显。
在公知对于EEPROM组件的抹除方法中，储存的电荷是在福勒-诺得汉(Fowler-Nordheim)隧穿(简称F-N隧穿)技术的隧穿效应下从浮置闸极移动至晶体管来移除，电压往往需要大于10V，再由于单闸极EEMPROM内存的结构为晶体管基底-浮置闸极-电容基底，导致储存的电荷可依据电场施加方向而被释放至任一方向；致使单闸极EEPROM组件的过度抹除问题变得更严重。
发明内容
本发明的主要目的在于提供一种单闸极的非挥发性内存的抹除方法，其使用单浮接闸极结构，使得抹除电压低于10V，并且，在抹除时是对于汲极与门极施加电压，以产生反层，进而改善抹除的效率，抹除完成时则因汲极电压降低或源极电压升高而停止，可防止过度抹除，藉以解决先前技术的缺失。
为实现上述目的，本发明提供的单闸极非挥发性内存的抹除方法，该非挥发性内存包括一P型半导体基底、一晶体管与一N井电容结构，该晶体管与该N井电容结构设置于该P型半导体基底，该晶体管包括一第一导电闸极与复数个第一离子掺杂区，且该些第一离子掺杂区于该第一导电闸极的两侧分别形成源极及汲极，该N井电容结构包括一第二离子掺杂区与一第二导电闸极，且该第一导电闸极与该第二导电闸极为电连接而形成一单浮接闸极，该抹除方法的特征在于于该P型半导体基底、该源极、该汲极与该第一离子掺杂区上分别施加一基底电压Vsub、一源极电压Vs、一汲极电压Vd与一控制闸极电压Vc，并满足下列条件Vd＞Vc≥Vs≥Vsub；及Vsub为接地。
本发明所提供的单闸极非挥发性内存的抹除方法，应用于单闸极的非挥发性内存，此单闸极的非挥发性内存包括半导体基底、晶体管及电容结构，其中，晶体管与电容结构设置于半导体基底，晶体管是由第一导电闸极堆栈在第一介电层表面，第一介电层位于半导体基底上，且有二高度导电的第一离子掺杂区位于第一导电闸极与第一介电层二侧来形成源极及汲极；电容结构如同晶体管亦形成一三明治结构，包括有第二离子掺杂区、第二介电层与第二导电闸极，且电容结构的第二导电闸极及晶体管的第一导电闸极系隔离并被电连接，并形成非挥发性内存的单浮接闸极；半导体基底为P型，第二离子掺杂区为N型井。此单闸极的非挥发性内存的抹除方法，乃包括施加电压于汲极与门极以使F-N遂穿延伸至通道下方以增加抹除效能的。凡利用本发明的方式使非挥发性内存以不同的结构变化来进行抹除的操作，皆在本发明的范围中。
具体而言，本发明所提供的单闸极非挥发性内存的抹除方法，可对于由P型半导体基底、晶体管与N井电容结构所构成的非挥发性内存，进行抹除化过程，乃于P型半导体基底、源极、汲极与第一离子掺杂区上分别施加基底电压、源极电压、汲极电压与控制闸极电压，且汲极电压大于控制闸极电压，控制闸极电压大于或等于源极电压，源极电压大于或等于基底电压，基底电压为接地。
图1为本发明的第一实施例的单闸极非挥发性内存结构的剖视图；图2A为本发明的第一实施例的设有四个端点的结构示意图；及图2B为图2A结构的等效电路。
具体实施例方式
以下由具体实施例配合附图作详细说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。
图1为本发明的第一个实施例所提供的单闸极非挥发性内存结构的剖视图，单闸极非挥发性内存结构30包括NMOS晶体管(NMOSFET)32及N井(N-well)电容34于P型硅基底36中；NMOS晶体管32包含第一介电层320位于P型硅基底36表面上，第一导电闸极322迭设于该第一介电层320上方，以及二N+离子掺杂区位于P型硅基底36内，分别作为其源极324及汲极324’，在源极324和汲极324’间形成一通道326；N井电容34包含第二离子掺杂区于P型硅基底36内，为其N井340，第二介电层342位于N井340表面上，以及第二导电闸极344迭设于第二介电层342上方，进行形成顶板-介电层-底板的电容结构。NMOS晶体管32的第一导电闸极322和N井电容34的顶部的第二导电闸极344被电连接且以一隔离材料38隔离，形成一单浮接闸极(floating gate)40的结构。
此单闸极非挥发性内存结构30设有四个端点的结构，如图2A所示，该四个端点分别为源极、汲极、控制闸极以及基底，并于基底、源极、汲极、第一离子掺杂区上分别施加一基底电压Vsub、源极电压Vs、汲极电压Vd、控制闸极电压Vc；图2B为其等效电路。此单闸极非挥发性内存结构30的低汲极电压抹除化过程的条件如下a.基底电压Vsub为接地(＝0)；以及b.Vs≥Vsub＝0，且Vs＜Vd。
故，Vd＞Vc≥Vs≥Vsub＝0。
上述图1的结构是在P型硅晶圆上制造而得，该隔离结构38由标准隔离模块制备来完成；在形成基本的隔离结构38后，N井340及NMOS晶体管32的通道326由离子布植来形成；在成长第一导电闸极322与第二导电闸极344的介电层后，接着沉积形成多晶硅，且以微影蚀刻进行图案化将多晶硅形成单浮接闸极40；接着进行离子布植以形成NMOS晶体管32的源极324、汲极324’和控制闸极等电极。在金属化之后，便完成许多单闸极非挥发性内存结构的制作。
综上所述，本发明提出一种单闸极非挥发性内存的抹除方法，是对单闸极非挥发性内存结构施加电压于汲极(低于10V)与门极，该闸极电压可对于信道下方产生反层以增加抹除效果，当抹除完成时，汲极电压会因信道打开而下降或源极电压升高，并停止抹除，以降低抹除化的电压，并且解决过抹除问题。
以上所述是由实施例说明本发明的特点，其目的在使熟习该技术者能理解本发明的内容并据以实施，而非限定本发明的专利范围，故，凡其它未脱离本发明所揭示的精神所完成的等效修饰或修改，仍应包含在所述的申请专利范围中。
权利要求
1.一种单闸极非挥发性内存的抹除方法，该非挥发性内存包括一P型半导体基底、一晶体管与一N井电容结构，该晶体管与该N井电容结构设置于该P型半导体基底，该晶体管包括一第一导电闸极与复数个第一离子掺杂区，且该些第一离子掺杂区于该第一导电闸极的两侧分别形成源极及汲极，该N井电容结构包括一第二离子掺杂区与一第二导电闸极，且该第一导电闸极与该第二导电闸极为电连接而形成一单浮接闸极，该抹除方法的特征在于于该P型半导体基底、该源极、该汲极与该第一离子掺杂区上分别施加一基底电压Vsub、一源极电压Vs、一汲极电压Vd与一控制闸极电压Vc，并满足下列条件Vd＞Vc≥Vs≥Vsub；及Vsub为接地。
全文摘要
一种单闸极非挥发性内存的抹除方法，该非挥发性内存为具有单浮接闸极结构，进行抹除操作时，是由施加电压于汲极与门极，来产生反层，以降低抹除电压与提升抹除速度，并可防止过度抹除。
文档编号H01L27/105GK1953182SQ200510109080
公开日2007年4月25日 申请日期2005年10月17日 优先权日2005年10月17日
发明者黄文谦, 张浩诚 申请人:亿而得微电子股份有限公司