专利名称：用于半导体芯片的可图形化金凸块结构的制作方法
技术领域：
本实用新型涉及一种用于半导体芯片的金凸块(Gold Bump)结构，尤其涉及一种用于半导体芯片的可图形化金凸块(Gold Bump)结构。
背景技术：
公知半导体芯片1至少具有芯片25、绝缘层23、多个铝垫(Al Pad)21、以及多个金凸块10，请参照图1。该些金凸块(Gold Bump)10分别形成在各自对应的铝垫21上，且每个金凸块10并不与其它金凸块10连接一起。对于本领域的普通技术人员而言，公知金凸块10的此种结构早已被视为一种一成不变的既定结构。
本实用新型设计人打破公知金凸块10结构的观念束缚，将金凸块结构予以改变，而实行成一种可图形化的金凸块结构，使其能够作为电路设计的一部份。
实用新型内容本实用新型的主要目的在于提供一种可图形化的金凸块结构，使其能够作为电路设计的一部份。
为达成本实用新型的上述目的，本实用新型提供了一种用于半导体芯片的可图形化金凸块(Gold Bump)结构，其包括至少一个以上的可图形化金凸块，设置于半导体芯片的绝缘层上，且该些金凸块为电路组件或电路跑线。上述电路组件的具体组件，为电容、电阻、电感等其中一个。
与现有技术相比，本实用新型具有如下优点本实用新型提供的可图形化金凸块结构中的金凸块，能够作为一些高频或是注重时序(Care Timing)的讯号的跑线，以提升集成电路的效能；
金凸块能够使用作为部份电力(Power)跑线，如此的话，则源极驱动集成电路的面积得以节省，同时，由于金凸块的低阻值特性，亦使得电阻性电压降会很低，据此，源极驱动集成电路的整体效能亦可提升；金凸块还能够作为用于静电放电(ESD-Electrostatic Discharge)的电力跑线，不仅可节省源极驱动集成电路的内部面积，且整体ESD亦可大幅提升，另外，在高脚位数(High Pin Count)发展的趋势下，对于更加长的集成电路其采用本实用新型的金凸块，则能够在不需要牺牲很多的面积，就能够大幅提升ESD，本实用新型所带来的效益将更明显；金凸块能够取代传统跑线，能够让集成电路节省空间，且作为跑线的金凸块的讯号品质亦会更好；金凸块可以为电容、电阻、电感等组件，同时，还能够利用电路跑线的功能，将该些电容、电阻、电感等组件电气性连接一起，所以，可以将金凸块提升作为电路设计的一部份。
图1为设置在半导体芯片的公知金凸块结构的结构图。
图2为本实用新型可图形化金凸块结构的第一具体实施例的结构图。
图3为本实用新型可图形化金凸块结构的第二具体实施例的结构图。
图4为本实用新型可图形化金凸块结构的第三具体实施例的结构图。
图5为本实用新型可图形化金凸块结构的第四具体实施例的结构图。
图号编号说明1半导体芯片2半导体芯片20 可图形化金凸块20A、20B可图形化金凸块21铝垫(Al Pad)23绝缘层
25芯片为使本领域的普通技术人员了解本实用新型的目的、特征及功效，现通过下述具体实施例，并配合所附的图式，对本实用新型详加说明，说明如后。
具体实施方式
图2为本实用新型可图形化金凸块结构的第一具体实施例的结构图。本实用新型的可图形化金凸块结构应用于半导体芯片2。半导体芯片2至少具有芯片25、绝缘层23、多个铝垫(Al Pad)21，并且半导体芯片2可以选择性地设置传统金凸块(Gold Bump)10。在第一具体实施例的多个可图形化金凸块(Gold Bump)20，作为电路跑线(Passing Line)的功能，且该些可图形化金凸块20，请参照图2斜线标示，连接一起。由于该些可图形化金凸块20具有导电性，因此，本实用新型该些可图形化金凸块20能够作为讯号线的跑线来使用。再者，该些可图形化金凸块20可以形成在半导体芯片2的对应的铝垫上。
由于本实用新型的可图形化金凸块(Gold Bump)20具备阻值低的特性，因此，当该些可图形化金凸块20当作为关键路径(Critical Path)跑线来使用时，该些跑线的电阻-电容延迟(RC Delay)会很低。据此，本实用新型的可图形化金凸块(Gold Bump)20能够作为一些高频或是注重时序(Care Timing)的讯号的跑线，以提升集成电路的效能。
由于源极驱动集成电路(Source Driver IC)的体积很大，且其形状呈长方形，因此，用于此类集成电路的电力(Power)传统跑线的电阻性电压降(IR Drop)都不低。若要降低电阻性电压降，传统跑线的线宽势必得加宽，如此的话，则会牺牲源极驱动集成电路的面积，在这种情况下，本实用新型可图形化金凸块20则可以派上用场。本实用新型该些可图形化金凸块20能够使用作为部份电力(Power)跑线，如此的话，则源极驱动集成电路的面积得以节省，同时，由于该些可图形化金凸块20的低阻值特性，亦使得电阻性电压降会很低，据此，源极驱动集成电路的整体效能亦可提升。
由于用于静电放电(ESD-Electrostatic Discharge)的电力(Power)跑线的传统作法，是采以在源极驱动集成电路(Source Driver IC)外部围绕，再加上源极驱动集成电路的形状呈长方形，致使其ESD通常不高，或者是得额外浪费很多面积作雷(Thunder)电之用，用来提高ESD。本实用新型该些可图形化金凸块20还能够作为用于静电放电(ESD-ElectrostaticDischarge)的电力(Power)跑线，不仅可节省源极驱动集成电路的内部面积，且整体ESD亦可大幅提升。再者，在高脚位数(High Pin Count)发展的趋势下，对于更加长的集成电路其采用本实用新型的该些可图形化金凸块20，则能够在不需要牺牲很多的面积，就能够大幅提升ESD，本实用新型所带来的效益将更明显。
由于源极驱动集成电路有时会因为整体系统的需求，而必须提供几条跑线(Passing Line)，而传统跑线的作法是采行穿过集成电路内部的方式，传统作法会浪费集成电路的面积。若该些传统跑线又被要求低电阻性电压降(IR Drop)，或是低电阻-电容延迟(RC Delay)时，则该些传统跑线的线宽将要很大，如此将浪费集成电路更多的面积。本实用新型该些可图形化金凸块20能够取代该些传统跑线，如此能够让集成电路节省空间，且作为跑线的该些可图形化金凸块20的讯号品质亦会更好。
本实用新型该些可图形化金凸块20还可以当作膜片绘图(FilmDrawing)的辅助。举一个实例来说明，若某个功能脚位“A”(Function PinA)对膜片绘图而言，其焊垫(Pad)要放在Y位置，如此，联机才能够拉得出来。但是，若就集成电路的角度而言，焊垫(Pad)改放在另一处X位置的话，则将会获得很多好处，此种情况下，本实用新型可图形化金凸块20则可以派上用场。因此，将功能脚位“A”的焊垫(Pad)放在X位置，并且利用作为跑线之用的可图形化金凸块20，将跑线拉到X位置，来给膜片(Film)作联机。
图2的该些可图形化金凸块20进一步能够提供芯片25内部电路的功能选择(Option)。例如，将可图形化金凸块20连接至高电压脚位，使得连接于可图形化金凸块20的内部电路拉为高电位(Pull High)。或是，将一些的可图形化金凸块20短接(Short)一起，如此则将各个可图形化金凸块20所对应的内部电路，予以选择性作出电路设计变化。
图3为本实用新型可图形化金凸块结构的第二具体实施例的结构图。半导体芯片2至少具有芯片25、绝缘层23、多个铝垫(Al Pad)21，并且半导体芯片2可以选择性地设置传统金凸块(Gold Bump)10。在第二具体实施例的多个互为一对的可图形化金凸块(Gold Bump)20A、20B作为电容组件，且互为一对的可图形化金凸块20A、20B互为平行，请参照图3斜线标示。由于可图形化金凸块20A、20B具有导电性，因此，本实用新型的可图形化金凸块20A、20B能够作为电容组件的极板来使用。当可图形化金凸块20A、20B之间经设置一介电质层后，本实用新型可图形化金凸块20A、20B与介电质层等即构成一个电容组件。该些对的可图形化金凸块20A、20B可以形成在绝缘层23的上表面。
图4为本实用新型可图形化金凸块结构的第三具体实施例的结构图。半导体芯片2至少具有芯片25、绝缘层23、多个铝垫(Al Pad)21，并且半导体芯片2可以选择性地设置传统金凸块(Gold Bump)10。在第三具体实施例的多个可图形化金凸块(Gold Bump)20作为电阻组件，请参照图4斜线标示。由于可图形化金凸块20能够采用含有电阻物质的材料，然后将该种材料形成在绝缘层23的上表面，因此，本实用新型的可图形化金凸块20能够作为电阻组件来使用。
图5为本实用新型可图形化金凸块结构的第四具体实施例的结构图。半导体芯片2至少具有芯片25、绝缘层23、多个铝垫(Al Pad)21，并且半导体芯片2可以选择性地设置传统金凸块(Gold Bump)10。在第四具体实施例的多个可图形化金凸块(Gold Bump)20作为电感组件。由于可图形化金凸块20具有导电性且采行蜿延几何形状，因此，本实用新型的可图形化金凸块20能够作为电感组件来使用。
再者，本实用新型上述所公开的第一具体实施例至第四具体实施例能够在一个半导体芯片2同时实施。据此，应用本实用新型可图形化金凸块结构的半导体芯片2，其能够在绝缘层23的上表面形成电容、电阻、电感等组件，同时，还能够利用电路跑线功能的可图形化金凸块来将该些电容、电阻、电感等组件电气性连接一起。
本实用新型可图形化金凸块明显地不同公知金凸块的功能，同时，本实用新型将金凸块提升作为电路设计的一部份，本实用新型已对金凸块作出优异贡献。
虽然本实用新型已较佳实施例公开如上，然其并非用以限定本实用新型，任何本领域的普通技术人员，在不脱离本实用新型的精神和范围内，当可做些许更动与润饰，所作更动与润饰仍属于本实用新型的申请专利范围之内。
权利要求1.一种用于半导体芯片的可图形化金凸块结构，其特征在于包括至少一个以上的可图形化金凸块，设置于一半导体芯片的绝缘层上，且该些金凸块为电路组件或电路跑线。
2.如权利要求1所述的可图形化金凸块结构，其特征在于，一部份的可图形化金凸块，分别形成在该半导体芯片的对应的铝垫上。
3.如权利要求1所述的可图形化金凸块结构，其特征在于，一部份的可图形化金凸块，分别形成在该半导体芯片的绝缘层上表面。
4.如权利要求3所述的可图形化金凸块结构，其特征在于，一部份的可图形化金凸块，未与该半导体芯片的任何一个铝垫接触。
5.如权利要求1所述的可图形化金凸块结构，其特征在于，该可图形化金凸块，为一电路跑线，且行经接触至少一个以上的其它可图形化金凸块。
6.如权利要求1所述的可图形化金凸块结构，其特征在于，该两个可图形化金凸块，为一设置成互为平行的可图形化金凸块，以此而提供作为电容组件。
7.如权利要求1所述的可图形化金凸块结构，其特征在于，该可图形化金凸块，为一电阻组件。
8.如权利要求1所述的可图形化金凸块结构，其特征在于，该可图形化金凸块，为一电感组件。
9.如权利要求1所述的可图形化金凸块结构，其特征在于，该可图形化金凸块的形状，为一几何形状。
专利摘要本实用新型公开了一种用于半导体芯片的可图形化金凸块(Gold Bump)结构，其包括至少一个以上的可图形化金凸块，设置于半导体芯片的绝缘层上，且该些金凸块用来作为一电路组件或作为一电路跑线。上述电路组件的具体组件，为电容、电阻、电感等其中一个。
文档编号H01L23/52GK2854806SQ20052013003
公开日2007年1月3日 申请日期2005年10月31日 优先权日2005年10月31日
发明者陈怡成, 胡钧屏, 蔡建文 申请人:义隆电子股份有限公司