专利名称：具有埋入式电感元件的芯片封装体的制作方法
技术领域：
本实用新型是关于一种埋入式电感元件，特别是一种埋入式电感元件应用在一线路板或一芯片封装体。
背景技术：
一般而言，习知的用以承载及电性连接多个电子元件的线路板(wiringboard)主要由多层图案化导电层(patterned conductive layer)以及多层绝缘层(insulating layer)交替叠合所构成，其中这些图案化导电层例如由铜箔层(copper foil)经过微影蚀刻定义形成，而这些绝缘层分别配置于相邻图案化导电层之间，用以隔离这些图案化导电层。此外，这些相互重叠的图案化导电层之间透过导电孔道(conductive via)而彼此电性连接。另外，线路板的表面上还可配置各种电子元件(例如主动元件或被动元件)，并藉由线路板内部线路来达到电子讯号传递(electricalsignal propagation)的目的。
上述的被动元件可为电容元件、电阻元件与电感元件，其中这些类型的被动元件均可以表面接合技术(SMT)配置于线路板的表面上。除此的外，被动元件亦可以埋设于线路板的内部，以增加线路板表面的布局面积。就埋入式电感元件的结构(embedded inductor element)而言，请参阅图1A与图1B，图1A绘示习知的一种适用于线路板的埋入式电感元件的立体示意图，图1B绘示习知的一种适用于线路板的埋入式电感元件的上视图。现有习知的埋入式电感元件100适用于一线路板10，线路板10具有四个图案化导电层12、三个绝缘层与多数个导电孔道16。最上层的图案化导电层12a构成一埋入式电感元件100的一导电螺旋结构110，且导电螺旋结构110由多数个导线112a、多数个列导线112b与多数个导电孔道16所构成一螺旋图案。导线112a位于最上层的图案化导电层12a上，且导线112a彼此相互平行。类似地，导线112b位于最下层的图案化导电层12b上，且导线112b彼此相互平行。请参阅图1b，以导线112a、导线112b的左侧端为第一端，导线112a、导线112b的右侧端为第二端，导线112a其中之一的第二端经由导电孔道16而与一导线112b的第二端相电性连接。同一导线112b的第一端经由另一导电孔道16而与另一相临的导线112a的第一端连接。重复以上结构，构成螺旋状电感元件(solenoid inductor)。
然而，习知的埋入式电感元件占用线路板中相当大面积，且现有习知的埋入式电感元件在运作时会与其它图案化导电层之间产生寄生电容(parasitic capacitance)效应，如此降低埋入式电感元件的自我共振频率(self-resonance frequency)，进而降低埋入式电感元件的品质因子Q。由此可知，降低习知埋入式电感元件的寄生电容值是需要努力的目标。
发明内容
本实用新型的一目的在于提供一种具有埋入式电感元件的芯片封装体，用以降低寄生电容值。
本实用新型的另一目的在于提供一种具有埋入式电感元件的芯片封装体，用以提高布线密度。
基于本实用新型的上述目的或其他目的，本实用新型提出一种具有埋入式电感元件的芯片封装体，其包含一封装基板、一芯片及一绝缘材料。封装基板具有多数个绝缘层与多数个图案化导电层交互堆叠，其中封装基板包含至少一电感元件，其包含一位于线路板的一第一图案化导电层上的第一导线、一位于线路板的一第二图案化导电层上的第二导线、一位于线路板的一第三图案化导电层上的第三导线、一电性连接第一导线的一端与第二导线的一端的第一导通结构、和一电性连接第二导线的另一端与第三导线的一端的第二导通结构，其中第一导线、第二导线、第三导线、第一导通结构与第二导通结构呈螺旋状排列于一平面上。芯片承载于封装基板的一表面上，并具有多数个连接结构，其电性连接至封装基板的这些图案化导电层。绝缘材料包覆芯片的这些连接结构。
依照本实用新型的一实施例所述，第三导线位于第一导线与第二导线之间。
依照本实用新型的一实施例所述，该第一导线、该第二导线、该第三导线、该第一导通结构与该第二导通结构位于一平面上，其垂直于该线路板的各图案化线路层。
为使本实用新型的特征及目的更能清楚揭示，以下说明藉由具体实施例，配合所附图示，详细叙述如下。
图1A绘示习知的一种适用于线路板的埋入式电感元件的立体示意图。
图1B绘示习知的一种适用于线路板的埋入式电感元件的上视示意图。
图2A绘示本实用新型第一实施例的一种埋入式电感元件其应用于线路板的立体示意图。
图2B绘示图2A的线A-A剖面示意图。
图3A绘示本实用新型第二实施例的一种埋入式电感元件其应用于线路板的立体示意图。
图3B绘示图3A的线B-B剖面示意图。
图4绘示本实用新型的具有埋入式电感元件的第一芯片封装体的示意图。
图5绘示本实用新型的具有埋入式电感元件的第二芯片封装体的示意图。
10、20、30、40、50线路板12a、12b、22、32图案化导电层24、34绝缘层16、26、27、36、37、38导通结构100习知的埋入式电感元件112a、112b、212a、212b、212c、312a、312b、312c、312d导线200、300、301本实用新型的埋入式电感元件400、500本实用新型的具有埋入式电感元件的芯片封装体401、501芯片402、502电性连接结构403、503绝缘材料具体实施方式
在以实施例详述本实用新型之前，首先必须说明的是，为了清楚显示本实用新型的结构与相关位置，因此实施例的相关图式中均省略绘示线路板的电源平面或接地平面。
图2A绘示本实用新型第一实施例的一种埋入式电感元件其应用于线路板的立体示意图；图2B绘示图2A的线A-A剖面示意图。请参阅图2A与2B，本实施例的埋入式电感元件200适用于一线路板20。线路板20例如为封装基板或电路板(circuit board)，其具有多数个图案化导电层22(图2B中例如绘示三层)与多数个绝缘层24(图2B中例如绘示二层)。绝缘层24配置于相邻这些图案化导电层22之间。此外，这些图案化导电层22例如由铜箔层经过微影蚀刻定义形成，且绝缘层24的材质例如为玻纤环氧树脂(FR-4)或环氧树脂(epoxy resin)，而导电孔道26的材质则例如为铜。
请再参阅图2A与图2B，埋入式电感元件200包括一导线212a、一导线212b、一导线212c、一导电孔道26与另一导电孔道27。导线212a位于最上层的图案化导电层中，导线212b位于最下层的图案化导电层中，且导线212c位于一图案化导电层，此一图案化导电层位于最上层的图案化导电层与最下层的图案化导电层之间。导电孔道26穿越线路板，电性连接导线212a的一端与导线212b的一端。导线212b的另一端则经由导电孔道27穿越线路板的部份绝缘层，并电性连接到导线212c的一端。导线212a的另一端与导线212c的另一端则分别作为此埋入式电感元件200的端点，可分别经由不同导线连接到其它元件。
埋入式电感元件200包含的元件均位在如图2A所示的A-A剖面上，且此剖面垂直于线路板20的各图案化导电层22。如图2B所示，此埋入式电感元件200沿线路板20的A-A剖面呈螺旋状绕线一又四分的一圈。此埋入式电感元件200可经由增加导线212a、212b、212c的宽度与增加导电孔道26、27的直径，降低埋入式电感元件200的等效电阻，且埋入式电感元件200的等效电容亦增加有限。因此相较于习知的埋入式电感元件，埋入式电感元件200具有较佳的品质因子且具有紧致结构。
请参阅图3A与图3B，说明本实用新型的第二实施例的埋入式电感元件300适用于一线路板30。图3A绘示埋入式电感元件300的立体示意图；图3B绘示图3A的线B-B剖面示意图。类似于本实用新型第一实施例，线路板30具有四个图案化导电层32与三个绝缘层34。绝缘层34配置于相邻这些图案化导电层32之间。
埋入式电感元件300包括一导线312a、一导线312b、一导线312c、一导线312d、一导电孔道36、一导电孔道37与一导电孔道38。导线312a位于最上层的图案化导电层中，导线312b位于最下层的图案化导电层中，且导线312c与导线312d分别位于图案化导电层位于最上层的图案化导电层与最下层的图案化导电层之间的图案化导电层上。导电孔道36穿越线路板，电性连接导线312a的一端与导线312b的一端。导线312b的另一端则经由导电孔道37穿越线路板的部份绝缘层，并电性连接到导线312c的一端。导线312c的另一端更经由导电孔道38连接到导线312d的一端。导线312a的另一端与导线312d的另一端则分别作为此埋入式电感元件300的端点，可分别经由不同导线连接到其它元件。
此埋入式电感元件30包含的元件均位在如图3A所示的B-B剖面上，且此剖面垂直于线路板30的各图案化导电层32。如图3B所示，此埋入式电感元件300呈螺旋状绕线一又四分的三圈。类似地，本实施例可提供较佳的品质因子与较小布线面积，此外本实施例因具有较多绕线圈数，可提供较高的电感值。
综合上述埋入电感元件的实施例，在线路板制程中导电孔道作为线路板30的各图案化导电层32之间的导通结构，亦可以一导电通孔(platingthrough hole)作为线路板30的各图案化导电层32之间的导通结构。
请参阅图4，说明本实用新型的此埋入式电感元件300应用在一芯片封装体400之中，图4为此芯片封装体400的剖面示意图。芯片封装体400具有一芯片401承载在一封装基板40上，芯片401会经由多数个接合线(bonding wire)402电性连接到封装基板40，并以一绝缘材料完成包覆芯片401与接合线402，藉以保护芯片401与封装基板40之间的电性连接。封装基板40具有多数个的图案化导电层与绝缘层。在封装基板40的内部图案化导电层包含至少一个埋入式电感元件300。
类似地，图5说明本实用新型的此埋入式电感元件301应用在另一芯片封装体500之中。芯片封装体500具有一芯片501承载在一封装基板50上，芯片501经由多数个凸块502电性连接到封装基板40，并以一绝缘材料完全包覆凸块502与包覆芯片501的部分，藉以保护芯片501与封装基板50之间的电性连接。此一封装体通常称为覆晶封装体。封装基板50具有多数个的图案化导电层与绝缘层。在封装基板50的内部图案化导电层包含至少一个埋入式电感元件301连接到芯片501。埋入式电感元件301为埋入式电感元件300新增加一导线与一导通结构，以增加绕线圈数。类似地，在线路板或封装基板的图案化导电层层数增加，本实用新型的埋入式电感元件可以同样方式增加绕线圈数。
请同时参阅图4与图5，对于任何熟习此技艺者，均可了解接合线402与凸块502均是芯片封装体中的一电性连接结构，经由不同制造技术所产生的变化，然而此电性接合结构均用来作为芯片与封装基板之间的连接介面。
综上所述，本实用新型的埋入式电感元件及其应用至少具有以下优点(一)由于本实用新型的埋入式电感元件具有紧致结构，可缩小布线空间，进而节省制造成本；(二)由于本实用新型的埋入式电感元件具有较低的等效电阻与较低的等效电容，因此本实用新型的埋入式电感元件可提出较高的品质因子；(三)由于本实用新型的埋入式电感元件的形成方式可利用习知的电路载板或封装基板的制程，因此不会增加制造的成本。
尽管本实用新型已以数个实施例揭露如上，然其并非用以限定本实用新型，任何熟习此技艺者，在不脱离本实用新型的精神及范围内，当可作各种的变化与润饰，因此本实用新型的保护范围以权利要求为依据。
权利要求1.一种具有埋入式电感元件的芯片封装体，其特征在于其包括一封装基板，具有多数个绝缘层与多数个图案化导电层交互堆叠，其中该封装基板包含至少一电感元件，该电感元件包含一第一导线，位于该线路板的一第一图案化导电层上，该第一导线具有一第一端与一第二端；一第二导线，位于该线路板的一第二图案化导电层上，该第二导线具有一第一端与一第二端；一第三导线，位于该线路板的一第三图案化导电层上，该第三导线具有一第一端与一第二端；一第一导通结构，电性连接该第一导线的该第二端与该第二导线的该第一端；以及一第二导通结构，电性连接该第二导线的该第二端与该第三导线的该第一端，其中该第一导线、该第二导线、该第三导线、该第一导通结构与该第二导通结构呈螺旋状排列于一平面上；一芯片，承载于该封装基板的一表面上，其中该芯片具有多数个连接结构，电性连接至该封装基板的该些图案化导电层；以及一绝缘材料，包覆该芯片的该些连接结构。
2.根据权利要求1所述的具有埋入式电感元件的芯片封装体，其特征在于其中所述的封装基板更具有一第一绝缘层位于该第一图案化导电层与该第三图案化导电层之间及一第二绝缘层位于该第二图案化导电层与该第三图案化导电层之间。
3.根据权利要求2所述的具有埋入式电感元件的芯片封装体，其特征在于其中所述的第三图案化导电层位于该第一图案化导电层与该第二图案化导电层之间。
4.根据权利要求1所述的具有埋入式电感元件的芯片封装体，其特征在于其中所述的平面垂直于该封装基板的该表面。
5.根据权利要求1所述的具有埋入式电感元件的芯片封装体，其特征在于其中所述的第一导线的该第一端与该第三导线的该第二端分别作该电感元件的一端点。
6.根据权利要求1所述的具有埋入式电感元件的芯片封装体，其特征在于其中所述的电感元件更包含一第四导线，位于该线路板的一第四图案化导电层上，该第四导线具有一第一端与一第二端；以及一第三导通结构，电性连接该第三导线的该第二端与该第四导线的该第一端。
7.根据权利要求6所述的具有埋入式电感元件的芯片封装体，其特征在于其中所述的第一导线的该第一端与该第四导线的该第二端分别作该电感元件的一端点。
8.根据权利要求1所述的具有埋入式电感元件的芯片封装体，其特征在于其中所述的第一导通结构为一导电孔道或为一导电通孔。
9.根据权利要求1所述的具有埋入式电感元件的芯片封装体，其特征在于其中所述的芯片的该些连接结构为多数个接合线。
10.根据权利要求1所述的具有埋入式电感元件的芯片封装体，其特征在于其中所述的芯片的该些连接结构为多数个导电凸块。
专利摘要一种具有埋入式电感元件的芯片封装体，其包含一封装基板、一芯片及一绝缘材料。封装基板具有多数个绝缘层与多数个图案化导电层交互堆叠，并包含至少一电感元件，其包含一位于线路板的第一图案化导电层上的第一导线、一位于线路板的第二图案化导电层上的第二导线、一位于线路板的第三图案化导电层上的第三导线、一电性连接第一导线的一端与第二导线的一端的第一导通结构、和一电性连接第二导线的另一端与第三导线的一端的第二导通结构，其中上述导线及上述导通结构呈螺旋状排列于一平面上。芯片承载于封装基板的表面上，并具有多数个连接结构，其电性连接至封装基板的这些图案化导电层。绝缘材料包覆芯片的这些连接结构。
文档编号H01L21/60GK2845168SQ200520130019
公开日2006年12月6日 申请日期2005年10月28日 优先权日2005年10月28日
发明者李胜源 申请人:威盛电子股份有限公司