专利名称：内连线结构的制作方法
技术领域：
本实用新型涉及一种集成电路结构，尤其涉及一种内连线结构。
背景技术：
随着集成电路产业的蓬勃发展，为了能够在一块芯片上制作更多的元件，亦即提高元件的集成度，元件的线宽也必须愈益缩减。如此一来，会使得半导体后段工艺的金属内连线的工艺裕度(Process Window)大幅缩减。尤其是在形成接触窗/介层窗开口的时候，由于开口的深宽比(Aspect Ratio)相当高，往往会使得内连线的工艺产生许多问题。
请参考图1的现有MOS晶体管接触窗的剖面示意图。此接触窗150位于两MOS晶体管110与120之间，且电性连接二者所共用的源/漏极区130，其中MOS晶体管110与120被介电层140所覆盖，而接触窗插塞150位于介电层140中。当工艺的线宽愈小时，接触窗开口145的宽度会愈小，但介电层140却必须有一定的厚度，所以接触窗开口145的深宽比(AspectRatio)会愈高。如此一来，在蚀刻接触窗开口145时，往往会发生接触窗开口145底部的介电层140蚀刻不完全的现象，而可能会导致断路(Open)的问题。此外，高深宽比还会导致导电材料沟填(Gap-Filling)的过程中产生孔洞(Void)。这些问题都会造成元件的可靠度下降，而降低产品的良率。
实用新型内容有鉴于此，本实用新型的目的是提供一种内连线结构，可以有效解决接触窗/介层窗开口的高深宽比的问题，使得元件的可靠度及产品良率得以提升。
本实用新型的内连线结构位于衬底上，此衬底上包括一导电部。此内连线结构至少包括介电层、复合插塞与导线。其中，介电层配置于衬底上，且覆盖住导电部。复合插塞配置于介电层中以电性连接导电部，且由下而上包括第一插塞与第二插塞，此第二插塞与第一插塞的材质不同或关键尺寸不同。导线配置于介电层上，且电性连接复合插塞。
依照本实用新型的实施例所述的内连线结构，上述第一插塞的深宽比例如小于等于3，其材质例如是铜、钨、铝、钼、金、铂或其合金。上述第二插塞的材质例如是铜、钨、铝、钼、金、铂或其合金。
依照本实用新型的实施例所述的内连线结构，上述介电层例如是由衬底起包括下介电层与上介电层，且第一插塞位于下介电层中，第二插塞位于上介电层中，其中上介电层的材质例如是低介电材料。此时上述内连线结构可还包括一层保护层，配置于下介电层与上介电层之间。此保护层的材质例如是氮化硅、碳化硅、氮氧化硅或碳氮化硅。
依照本实用新型的实施例所述的内连线结构，上述复合插塞与介电层、导电部之间还可包括一阻障层，其材质例如是钛、氮化钛、钽、氮化钽、钨、氮化钨或钛钨合金。
依照本实用新型的实施例所述的内连线结构，上述导电部例如是掺杂区、栅极、掺杂区与栅极的组合，或是导线。
由于本实用新型提出的内连线结构中的复合插塞分成上下的第一插塞与第二插塞两个部分，因此插塞的深宽比得以大幅降低，形成此种复合插塞的工艺裕度也能够提高，而降低断路发生的机率。因此，本实用新型可以增加元件可靠度，达成提升产品良率的效果。
为让本实用新型的上述和其他目的、特征和优点能更明显易懂，下文特举实施例，并配合附图详细说明如下。
图1是现有MOS晶体管接触窗的剖面示意图；图2是本实用新型实施例的内连线结构的剖面示意图。
主要元件符号说明100、200衬底110、120MOS晶体管130、215源/漏极区140、221、240介电层145接触窗开口150接触窗插塞
201隔离结构210半导体元件211栅介电层213栅极217金属硅化物层219间隙壁220蚀刻终止层222下介电层223保护层225上介电层230复合插塞231第一插塞235第二插塞237、239阻障层250导线具体实施方式
图2是本实用新型实施例的内连线结构的剖面示意图。此内连线结构位于具有隔离结构201与多个半导体元件210的衬底200上，其中每一个半导体元件210例如是包括栅介电层211、栅极213与源/漏极区215的MOS晶体管。栅介电层211与栅极213依序配置于衬底200上，其中栅介电层211的材质例如是氧化硅，栅极213的材质例如是掺杂多晶硅或金属等导体材料。源/漏极区215配置于栅极213两侧下方的衬底200中，且掺杂有P或N型掺杂剂。栅极213上例如还设有金属硅化物层217，其材质例如是硅化钛、硅化钴、硅化镍或硅化铂等。栅极213侧壁例如还设有间隙壁219，其材质例如是氧化硅等绝缘材料。半导体元件210上还可包括蚀刻中止层220，例如是氮化硅层。
上述结构上设置有一层介电层221，其覆盖住半导体元件210，且其中设置有复合插塞230，与半导体元件210的导电部电性连接。此处所谓导电部包括源/漏极215与栅极213，而复合插塞230例如是同时连接一源/漏极区215与一栅极213的共享接触窗插塞(Share Contact Plug)，如图2所示，或是仅连接源/漏极区215或栅极213的接触窗。
介电层221可以分为下介电层222与上介电层225；同时，复合插塞230例如是分为上下两部分。其中，下层的第一插塞231位于下介电层222中，上层的第二插塞235位于上介电层225中，且第一插塞231与第二插塞235的材质不同或关键尺寸不同。在某些实施例中，第二插塞235的关键尺寸小于第一插塞231的关键尺寸。
另外，第一插塞231、第二插塞235的材质例如是铝、铜、钨、钼、金、铂或其合金。其中，合金除了可以是前述任两种或更多种金属的合金(如铝铜合金)之外，也可以是金属与非金属的合金，如掺杂硅的铝合金、铜合金或铜铝合金等。第一插塞231与第二插塞235可以具有相同的材质，也可以具有不同的材质。另外，第一插塞231与下介电层222、源/漏极区215、间隙壁219之间例如还设置有阻障层237，且第二插塞235与上介电层225、第一插塞231之间例如还设置有另一阻障层239。阻障层237、239的材质例如是钛、氮化钛、钽、氮化钽、钨、氮化钨或钛钨合金等。
下介电层222的材质例如是氧化硅、硼磷硅玻璃等绝缘材料。上介电层225的材质例如是氧化硅或介电常数小于4的低介电材料，如HSQ、FSG、Flare、SILK、碳掺杂氧化硅(Carbon Doped Oxide，CDO)、氢化非晶碳(Hydrogenated Amorphous Carbon)、氟化非晶碳(Fluorinated AmorphousCarbon)、Parylene、PAE(Poly(arylene ethers))、Cyclotene、SiO2气凝胶(Aerogel)、SiO2干凝胶(Xerogel)或是前述介电材料的组合等，而下介电层222的材质也可以选自部分的前述低介电材料。上下介电层222与225间例如还设有保护层223，其材质可为氮化硅、碳化硅(SiC)、氮氧化硅(SiON)或碳氮化硅(SiCN)。
上介电层225与复合插塞230上还设有介电层240，其中设有与复合插塞230电性连接的导线250。介电层240的材质例如是氧化硅、硼磷硅玻璃或前述低介电材料，而导线250的材质例如是铜、钨、铝、钼、金、铂或其合金。
上述实施例中的复合插塞虽是以连接MOS晶体管的源/漏极区、栅极的共享接触窗插塞为例作说明，然而，本实用新型的复合插塞并不限于是接触窗插塞，也可以是电性连接至导线的介层窗插塞。
由于本实用新型提出的内连线结构中的复合插塞230分为上下两个部分形成，故可以降低第一插塞231与第二插塞235各自所对应的开口的深宽比。如此即可提高工艺裕度以利于插塞形成，而能防止断路发生，增加元件的可靠度。
综上所述，由于本实用新型将插塞分成上下两个部分，第一插塞与第二插塞的深宽比皆大幅降低，故可防止介电层蚀刻不完全的情形，同时可避免沟填(Gap Fill)的过程中产生孔洞(Void)缺陷，而得以预防断路等问题，达到提高元件的可靠度与产品良率的功效。
虽然本实用新型已以实施例揭露如上，然其并非用以限定本实用新型，任何本领域技术人员，在不脱离本实用新型的精神和范围的前提下，可作些许的更动与润饰，因此本实用新型的保护范围当视所附权利要求所界定者为准。
权利要求1.一种内连线结构，其特征在于，该内连线结构位于一衬底上，该衬底上包括一导电部，且该内连线结构包括一介电层，配置于该衬底上，并覆盖住该导电部；一复合插塞，配置于该介电层中，且电性连接该导电部，该复合插塞由下而上包括一第一插塞与一第二插塞，且该第二插塞与该第一插塞的材质不同或关键尺寸不同；以及一导线，配置于该介电层上，且电性连接该复合插塞。
2.如权利要求1所述的内连线结构，其特征在于，该第一插塞的深宽比小于等于3。
3.如权利要求1所述的内连线结构，其特征在于，该第一插塞的材质选自铜、钨、铝、钼、金、铂及其合金。
4.如权利要求1所述的内连线结构，其特征在于，该第二插塞的材质选自铜、钨、铝、钼、金、铂及其合金。
5.如权利要求1所述的内连线结构，其特征在于，该介电层由该衬底起包括一下介电层与一上介电层，且该第一插塞位于该下介电层中，该第二插塞位于该上介电层中。
6.如权利要求5所述的内连线结构，其特征在于，该上介电层的材质包括低介电材料。
7.如权利要求5所述的内连线结构，其特征在于，还包括一保护层，配置于该下介电层与该上介电层之间。
8.如权利要求7所述的内连线结构，其特征在于，该保护层的材质选自氮化硅、碳化硅、氮氧化硅与碳氮化硅。
9.如权利要求1所述的内连线结构，其特征在于，还包括一阻障层，位于该复合插塞与该介电层、该导电部之间。
10.如权利要求9所述的内连线结构，其特征在于，该阻障层的材质选自钛、氮化钛、钽、氮化钽、钨、氮化钨及钛钨合金。
11.如权利要求1所述的内连线结构，其特征在于，该导电部为一掺杂区、一栅极、一掺杂区与一栅极的组合，或是一导线。
专利摘要一种内连线结构，配置于包括一导电部的衬底上。此内连线结构包括介电层、复合插塞与导线。其中，介电层配置于衬底上，且覆盖住导电部。复合插塞配置于介电层中，且电性连接导电部，并且由下而上包括第一插塞与第二插塞，此第二插塞与第一插塞的材质不同或关键尺寸不同。导线配置于介电层上，且电性连接复合插塞。
文档编号H01L23/52GK2854811SQ20052013215
公开日2007年1月3日 申请日期2005年12月9日 优先权日2005年12月9日
发明者许育豪, 陈铭聪 申请人:联华电子股份有限公司