专利名称：用于寻址奈米级电阻式存储阵列之二极管阵列架构的制作方法
技术领域：
本发明系关于存储装置，更详而言之，系关于由电阻式存储单元(resistive memory cells)组成之存储阵列。
背景技术：
普遍地，与计算机及其它电子装置相关联之存储装置系应用于对其操作储存及保持信息。典型地，此种存储装置包含存储单元之阵列，其中可存取各存储单元以对其进行程序化、抹除、及读取。各存储单元将信息保持在“关闭(off)”态或“开启(on)”态(亦可分别表示为“0”及“1”)，而在存储单元之读取步骤期间可读取该信息。
由于持续研发及改进此电子装置，因此需要储存及保持之信息量持续增加。图1示出已知作为奈米级电阻式存储单元30之存储单元之一种类型，其包含符合上述需求之有利特性。举例来说，该存储单元30包括铜电极32、电极32上之如硫化亚铜(Cu2S)之超离子层(superioniclayer)34、Cu2S层34上之如氧化亚铜(Cu2O)或各种聚合物之作用层(active layer)36、作用层36上之钛(Ti)电极38。首先，假设该存储单元30为未程序化，为了程序化该存储单元30，在维持电极32接地的同时将负电压施加于电极38，使得电位VPG(“程序化”电位)系以从电极32至电极38之方向由高电位至低电位而施加通过存储单元30(见图2，存储单元电流对通过该存储单元30施加之电位之示意图)。此电位足以吸引铜离子自超离子层34往电极38移动而进入作用层36，导致作用层36(及整个存储单元30)成为低电阻或导电态(A)。一旦移走此电位(B)，在程序化步骤期间吸引至作用层36内之铜离子仍维持在原处，使得作用层36(及存储单元30)保持在导电或低电阻态。
为了抹除存储单元(图2)，在维持电极32接地的同时将正电压施加于电极38，使得电位Ver(“抹除”电位)系以相反方向由高电位至低电位而施加通过存储单元30。该电位导致电流以相反方向(C)流过存储单元，而足以造成铜离子从作用层36排斥至电极32而进入超离子层，于是造成作用层36(及全部存储单元30)为高电阻或大体上非导电态。在从存储单元30移除此电位时仍保持此态。
图2亦说明在其程序化(导电)态及在抹除(非导电)态中存储单元30之读取步骤。以与电位Vpg相同的方向将电位Vr(“读取”电位)由高电位至低电位而施加通过存储单元30。此电位系小于用于程序化(见上述)之通过该存储单元30所施加之电位Vpg。在此情况下，若该存储单元30被程序化，则存储单元30将容易传导电流(能级L1)，代表该存储单元30在其程序化态。若该存储单元30被抹除，则该存储单元30将不传导电流(能级L2)，代表该存储单元30在其抹除态。
图3、图4及图5说明结合上述类型之存储单元30之存储单元阵列40。如图3所示，存储单元阵列40包含第一数个平行的导体42(位线)BL0、BL1、...BLn，以及第二数个平行的导体44(字符线)WL0、WL1、...WLn，该第二数个导体系位于该第一数个导体42上方且系间隔开、垂直和通过该第一数个导体42。以包括上述类型之数个存储单元30来形成存储单元-二极管结构，其中各个存储单元系结合具有(正向)临界电压Vt及(反向)击穿电压(breakdown voltage)Vb之选择二极管50。各个存储单元30系与介于第一数个导体42之一导体BL及第二数个导体44之一导体WL间之选择二极管50在该等导体的相交处串联，其中系以从第一数个导体42之该导体BL至第二数个导体44之该导体WL的正向方向定位二极管50。举例来说，如图3所示，存储单元3000及二极管5000在导体BL0及WL0的相交处串联第一数个导体42之导体BL0与第二数个导体44之导体WL0；存储单元3010及二极管5010在导体BL1及WL0的相交处串联第一数个导体42之导体BL1与第二数个导体44之导体WL0等等。
为了程序化所选择的存储单元(图3)，如所选择的存储单元3000，系选择以大于施加于导体WL0之电压(0)之电压(Vpg+Vt)施加于导体BL0，其中Vpg如上述所定义而Vt为二极管5000的(正向)临界电压。此外，施加此相同电压Vpg+Vt于各导体WL1、...WLn，及施加零电压于各导体BL1、...BLn。此造成施加通过连接至导体BL0和导体WL0之各存储单元-二极管结构(除了所选择的存储单元3000及二极管5000结构外)之电位为零电位。对各该其它存储单元-二极管结构从高电位至低电位在二极管50的反向方向施加等于Vpg+Vt的电位。此电位小于电极50之击穿电压Vb，因此没有电流流过该相关联的存储单元。因此，藉由结合该二极管50，能够适当地选择及程序化存储单元，而不干扰阵列中任何其它存储单元。
为了抹除所选择的存储单元(图4)，如所选择的存储单元3000，施加至导体WL0的电压(Ver+Vb)系大于施加至导体BL0的电压(0)，其中Ver如上述所定义而Vb为二极管5000的(反向)击穿电压。此外，施加如0.5(Vpg+Vt)的电压至各个导体WL1、...WLn，及各个导体BL1、...BLn。此造成从高电位至低电位在二极管50的反向方向施加通过连接至导体BL0和导体WL0之各存储单元-二极管结构(除了所选择的存储单元3000及二极管5000结构外)之电位为0.5(Vpg+Vt)之电位。此电位(0.5(Vpg+Vt))小于二极管50之击穿电压Vb，因此没有电流流过该相关联的存储单元。对各个该其它存储单元-二极管结构施加零电位通过其中。类似上述情况，藉由结合该二极管50，能够适当地选择及抹除存储单元，而不干扰阵列中任何其它存储单元。
为了读取所选择的存储单元(图5)，如所选择的存储单元3000，施加至导体BL0的电压(Vr+Vt)系大于施加至导体WL0的电压(0)，其中Vr如上述所定义而Vt为二极管5000的临界电压。此外，施加如Vr+Vt的电压至各个导体WL1、...WLn，及施加零电压至各个导体BL1、...BLn。此造成施加通过连接至导体BL1和导体WL0之各存储单元-二极管结构(除了所选择的存储单元3000及二极管5000结构外)之电位为零电位。对各该其它存储单元-二极管结构从高电位至低电位在二极管50的反向方向施加等于Vr+Vt的电位。此电位Vr+Vt小于二极管50之击穿电压，因此没有电流通过该相关联的存储单元。因此，藉由结合该二极管50，能够适当地选择及读取存储单元，而不干扰阵列中任何其它存储单元。
图6说明与图3至图5之存储阵列结合之类型之二极管之理想(G)及实际(H)电压-电流特性。须注意为了达到抹除所选择的存储单元，必须传导电流通过该选择的存储单元，而为了达到此电流传导，与其相关联的二极管必须在撃穿(breakdown)。理想地，此二极管具有在0.6伏特级的低临界电流(二极管的正向)，2.0伏特级的低撃穿电压(二极管的反向方向)，此等电压可容易地以较低的电位施加于其中而快速及有效程序化、读取、抹除选择的单元，以致可利用低电位电源供应。
然而，实际上，当典型二极管可确实具有0.6伏特级的临界电压时，撃穿电压基本上大于2.0伏特(图6所示)，即，例如，4.5伏特或更大。此导致达成该二极管撃穿的问题，其如上所述为抹除该结合存储单元所必要的。
因此，所需要的是达成上述理想特性的方法。
发明内容
一般而言，本发明之存储结构包括第一导体；第二导体；连接至该第二导体的电阻式存储单元；第一二极管，连接至该电阻式存储单元及该第一导体，且定位在从该电阻式存储单元至第一导体的正向方向；以及第二二极管，连接至该电阻式存储单元及该第一导体并与该第一二极管并联(in parallel)，且定位在从该电阻式存储单元至第一导体的反向方向。
由以下详细说明配合所附图式将更了解本发明。熟悉此技术者将从以下说明而更清楚本发明，藉由说明最佳实施态样而简单揭示及说明本发明之实施例以实现本发明。将了解到，本发明可用于其它实施例且可修改其一些细节及各种明显的态样，所有修改将不脱离本发明之范畴。因此，图式及详细说明将视为例示性而非限制性。
本发明新颖的特性置于之后的申请专利范围。其发明，然而，与应用之较佳方式相同，其进一步目的及优点，将藉由参阅以下例示性实施例之详细说明配合所附图视而有最清楚的了解，其中图1为典型电阻式存储单元之剖面图；图2为程序化、读取及抹除图1之存储单元之电流对电压之曲线图；图3为包含根据图1之存储单元之存储阵列之示意图，说明所选择的存储单元之程序化；图4为包含根据图1之存储单元之存储阵列之示意图，说明所选择的存储单元之抹除；图5为包含根据图1之存储单元之存储阵列之示意图，说明所选择的存储单元之读取；图6为说明二极管特性之电流对电压之曲线图；图7为本发明之第一实施例之示意图；图8为图7之发明及图10之发明之电流对电压之曲线图；图9为结合图7之发明之存储阵列之示意图，说明所选择的存储单元之程序化；图10为结合图7之发明之存储阵列之示意图，说明所选择的存储单元之抹除；以及图11为结合图7之发明之存储阵列之示意图，说明所选择的存储单元之读取。
具体实施例方式
以下系针对本发明之特定实施例做出详细之参考，其说明目前发明人所考虑用以实现本发明之最佳实施态样。
图7说明本发明之实施例。导体BL显示于其中，而导体WL位在导体BL上面且与其交叉及间隔开。结构60在其相交处互连导体BL及WL。结构60包含连接至导体WL之电阻式存储单元130，相似于上述电阻式存储单元30；连接至电阻式存储单元130及导体BL之第一二极管132；以及亦连接至电阻式存储单元130及导体BL并与第一二极管132并联之第二二极管134。第一二极管132定位在从电阻式存储单元130至导体BL的正向方向，而第二二极管134定位在从电阻式存储单元130至导体BL之反向方向。选择二极管132、134以具有不同(正向)临界电压，例如，二极管132具有临界电压Vt1等于0.6伏特，而二极管134具有临界电压Vt2等于2.0伏特。二极管132及134都有如前所述之(逆向)击穿电压Vb等于4.5伏特。当以单元考虑时，形成在电阻式存储单元130及导体BL间连接之并联(parallel)二极管结构62之该等两个并联二极管具有如图8所示之电流-电压特性。在从导体BL至电阻式存储单元130之方向，二极管132在其临界电压(0.6伏特)时开始导电，远低于二极管134之击穿电压(4.5伏特)。在从存储单元130至导体BL的方向，二极管134在其临界电压(2.0伏特)时开始导电，远低于二极管132之击穿电压(4.5伏特)。最终结果为包含并联二极管132、134之并联二极管结构62大体上等效于具有如图8所示之特性之单一二极管，接近如上所述之理想二极管(图6)。
图9、图10及图11说明结合上述类型之存储单元130之存储单元阵列140。如图9所示，存储单元阵列140包含第一数个平行的导体142(位线)BL0、BL1、...BLn，以及第二数个平行的导体144(字符线)WL0、WL1、...WLn，该第二数个导体系位于该第一数个导体上方且系间隔开、垂直和通过该第一数个导体142。其中包含有如前所述之数个结构60，各个结构在其相交处连接导体BL与导体WL。各结构包含电阻式存储单元130及并联二极管结构62，如上所述连接及配置。举例来说，如图9所示，存储单元13000及并联二极管结构6200在导体BL0、WL0之相交处串联第一数个导体142之导体BL0与第二数个导体144之导体WL0；存储单元13010及并联二极管结构6210在导体BL1、WL0之相交处串联第一数个导体142之导体BL1与第二数个导体144之导体WL0等等。
为了程序化所选择的存储单元(图9)，如所选择的存储单元13000，系选择以大于施加于导体WL0之电压(0)之电压(Vpg+Vt1)施加于导体BL0，其中Vpg如上述所定义，在本实施例为1.0伏特，而二极管之(正向)临界电压Vt1等于0.6伏特，因此Vpg+Vt1等于1.6伏特。此外，施加1.6伏特之此相同电压Vpg+Vt1于各导体WL1、...WLn，及施加零电压于各导体BL1、...BLn。此造成施加通过连接至导体BL0和导体WL0之各结构60(除了结构6000外)之电位为零电位。在阵列140之各该其它结构在导体WL至导体BL的方向从高电位至低电位施加，等于Vpg+Vt11.6伏特的电位。此电位小于二极管134之临界电压Vt2(2伏特)(且小于二极管132之击穿电压Vb(4.5伏特))，因此没有电流流过该相关联的存储单元130。因此，藉由结合该二极管结构60，能够适当地选择及程序化存储单元，而不干扰阵列中任何其它存储单元。
为了抹除所选择的存储单元(图10)，如所选择的存储单元13000，施加至导体WL0的电压(Ver+Vt2)系大于施加至导体BL0的电压(0)，其中Ver如上述定义，在本实施例为1.0伏特，而二极管的临界电压Vt2为2.0伏特，因此，Ver+Vt2等于3.0伏特。此外，施加如0.5(Vpg+Vt2)等于1.5伏特的电压至各个导体WL1、...WLn，及各个导体BL1、...BLn。此造成从高电位至低电位在从导体WL至导体BL的方向施加通过连接至导体BL0及导体WL0之各结构60(除了结构6000外)之电位为1.5伏特之电位。此电位(1.5伏特)小于二极管134之临界电压Vt2(2.0伏特)(且小于二极管132之击穿电压Vb(4.5伏特))，因此没有电流流过与该等导体BL0及WL0相关联的存储单元130。对在阵列140之各该其它结构60施加零电位通过其中。类似上述情形，藉由结合该二极管结构62，能够适当地选择及抹除存储单元，而不干扰阵列中任何其它存储单元。
为了读取所选择的存储单元(图11)，如所选择的存储单元13000，施加至导体BL0的电压(Vr+Vt1)系大于施加至导体WL0的电压(0)，其中Vr为如上述定义，在本实施例等于0.5伏特，而Vt1为二极管13200的临界电压，即0.6伏特，因此Vr+Vt1等于1.1伏特。此外，施加Vr+Vt1等于1.1伏特的电压至各个导体WL1、...WLn，及施加零电压至各个导体BL1、...BLn。此造成施加通过连接至导体BL1及导体WL0之各结构60之电位为零电位(除了结构6000外)。对阵列之各该其它结构60从高电位至低电位在从导体WL至导体BL的方向施加等于Vr+Vt1的电位。此电位Vr+Vt(1.1伏特)小于二极管134之临界电压Vt2(2.0伏特)(且小于二极管132之击穿电压，4.5伏特)，因此没有电流通过该相关联的存储单元130。因此，藉由结合该二极管结构62，能够适当地选择及读取存储单元，而不干扰阵列中任何其它存储单元。
本发明系提供一种用于程序化、抹除及读取电阻式存储单元之高效率及有效的方法。特别重要在于达成结合其临界电压及击穿电压之理想特性之二极管结构。
为说明及叙述，已于以上揭露本发明之实施例。本发明并非完全受限于所揭露之精确的形式。在理解上述说明后，其它修饰及变更皆有可能。
所选择及叙述之实施例提供本发明宗旨之最佳说明及其实际应用以使熟习此技术者可应用本发明于各种实施例及适用于实际应用之各种变更。当根据适度、合法及合理所获得范围之解释，所有该种修饰及变更将不脱离本发明之范畴，其定义于下述之申请专利范围。
权利要求
1.一种存储结构，包括第一导体(BL)；第二导体(WL)；电阻式存储单元(130)，连接至该第二导体(WL)；第一二极管(134)，连接至该电阻式存储单元(130)及该第一导体(BL)，且定位于从该电阻式存储单元(130)至该第一导体(BL)的正向方向；以及第二二极管(132)，连接至该电阻式存储单元(130)及该第一导体(BL)并与该第一二极管(134)并联，且定位于从该电阻式存储单元(130)至该第一导体(BL)的反方向。
2.如权利要求1所述的存储结构，其中，该第一及第二二极管(134、132)具有不同的临界电压。
3.一种存储结构，包括第一导体(BL)；第二导体(WL)；存储单元(130)，连接至该第二导体(WL)；第一二极管(134)，连接至该存储单元(130)及该第一导体(BL)；以及第二二极管(132)，连接至该存储单元(130)及该第一导体(BL)，并与该第一二极管(134)并联。
4.如权利要求3所述的存储结构，其中，该第一及第二二极管(134、132)具有不同的临界电压。
5.如权利要求4所述的存储结构，其中，该第一二极管(134)定位于从该存储单元(130)至该第一导体(BL)的正向方向，而该第二二极管(132)定位于从该存储单元(130)至该第一导体(BL)的反方向。
6.如权利要求3所述的存储结构，其中，该存储单元(130)为电阻式存储单元。
7.一种存储阵列，包括第一数个导体(BL)；第二数个导体(WL)；以及数个存储结构(60)，各个存储结构连接该第一数个导体的一导体(BL)与该第二数个导体的一导体(WL)，各存储结构(60)包括电阻式存储单元(130)，连接至该第二数个导体的一导体(WL)；第一二极管(134)，连接至该电阻式存储单元(130)及该第一数个导体的一导体(BL)，且定位于从该电阻式存储单元(130)至该第一数个导体的该导体(BL)的正向方向；以及第二二极管(132)，连接至该电阻式存储单元(130)及该第一数个导体的该导体(BL)并与该第一二极管(134)并联，且定位于从该电阻式存储单元(130)至该第一数个导体的该导体(BL)的反方向。
8.如权利要求7所述的存储结构，其中，该第一及第二二极管(134、132)具有不同的临界电压。
全文摘要
本发明之存储结构包括第一导体(BL)；第二导体(WL)；连接至该第二导体(WL)之电阻式存储单元(130)；连接至该电阻式存储单元(130)及该第一导体(BL)之第一二极管(134)，该第一二极管(134)定位在从电阻式存储单元(130)至该第一导体(BL)的正向方向；以及连接至该电阻式存储单元(130)及第一导体(BL)之第二二极管(132)，该第二二极管(132)与该第一二极管(134)并联，且定位在从该电阻式存储单元(130)至该第一导体(BL)的反方向。该第一及第二二极管(134、132)具有不同的临界电压。
文档编号H01L27/102GK101057330SQ200580039025
公开日2007年10月17日 申请日期2005年11月10日 优先权日2004年11月17日
发明者N·H·特里普沙斯, C·S·比尔, M·A·范巴斯科克, M·拜诺斯基, T-N·方, W·D·蔡, S·K·潘格勒, S·阿万兹诺 申请人:斯班逊有限公司