专利名称：双镶嵌结构的制作方法
技术领域：
本发明涉及一种双镶嵌结构的制作方法，特别是涉及一种整合各蚀刻工 艺于同 一蚀刻反应室进行的双镶嵌结构的制作方法。
背景技术：
目前，集成电路内的多重金属内连线(multilevel interconnects)工艺是以 镶嵌技术为主，其又可概分为单镶嵌(single damascene)工艺及双镶嵌(dual damascene)工艺，由于双镶嵌工艺可大幅减少20-30%的工艺步骤，而且又能 降低导线与插塞间的接触电阻，并增进其可靠性，所以现今大部份的金属内 连线(metal interconnection)大都是采用双镶嵌工艺。此外，为降低金属内连 线的电阻值及寄生电容效应，以增快信号的传递速度，现行的半导体工艺大 多是先在低介电常数材料(low-K)所构成的介电层中蚀刻出具有沟槽(trench) 与介层开口(viahole)的双镶嵌结构，再填入铜金属并平坦化，以完成金属内 连线的制作。因此就双镶嵌工艺而言，介电层中的双镶嵌结构的蚀刻步骤可 视为是最重要的关键技术之一。在先前技术中，不论是沟槽优先(trench-first)、介层开口优先(via-first)或 部分介层开口优先(partial-via-first)等的双镶嵌结构的蚀刻步骤均是利用干式 的等离子体气体作为蚀刻介电层的工具，其蚀刻反应室(chamber)必须处于真 空状态，且蚀刻反应室大多采用所谓的沉积模式(deposition mode)，亦即在 蚀刻反应室内壁会沉积有一层高分子聚合物，其目的在于防止等离子体气体 直接接触蚀刻反应室内壁而造成金属污染，同时此高分子聚合物层相对于当 作蚀刻屏蔽的光致抗蚀剂图案具有较高的蚀刻选择比。然后，在完成第一阶 段的蚀刻反应后，例如介层开口的蚀刻工艺，接着就必须先进行去除光致抗 蚀剂图案的灰化(ashing)工艺以及清洗的步骤，随后才能再利用其它的蚀刻屏 蔽来或光致抗蚀剂图案来进行第二阶段的蚀刻反应，例如沟槽的蚀刻工艺。 但由于所使用的光致抗蚀剂大部分为有机物质，因此去除光致抗蚀剂图案必 须实施于其它的光致抗蚀剂剥除机器(photoresist stripper),亦即蚀刻反应室 需破真空(venting),以取出半导体晶片并传送至光致抗蚀剂剥除机器中，在 完成清洗步骤之后，才能再传送回蚀刻反应室中并抽真空，以进行下一阶段 的蚀刻步骤。因为倘若于蚀刻反应室中直接以氧气等离子体去除光致抗蚀 剂，将会连同蚀刻反应室内壁所沉积的高分子聚合物层一并去除。此外，同一蚀刻反应室往往需要进行不同参数的蚀刻工艺，然而，在切 换不同阶段的蚀刻工艺时，后一工艺的环境往往会受到前一工艺的影响，此 即所谓记忆效应(memory effect),此种蚀刻反应室内气体不稳定的状况往往 造成后一工艺制造出的双镶嵌结构质量不佳，进而影响半导体元件的稳定 度，因此，上述双镶嵌结构的蚀刻步骤和去除光致抗蚀剂的步骤必须在不同 的机器分别进行，而无法在同一个工艺反应室中完成。简而言之，先前技术 制作双镶嵌结构时，半导体晶片必须经过破真空、不同机器间传送、抽真空 以及机械手臂传送等过程，若再加待机的时间，非常不符合时间成本的效益， 而且多段式的整合步骤也会影响工艺成品率。发明内容据此，本发明的一目的在于提供一种双镶嵌结构的制作方法，降低半导 体元件的生产成本，并改善现有技术无法克服的难题。本发明揭露一种双镶嵌结构的制作方法，应用于一半导体晶片，该半导 体晶片依序包括一基底、 一导电层、具有一介层开口的介电层、 一定义有一 沟槽图案的硬屏蔽层以及一牺牲层覆盖该硬屏蔽层与该介电层并填满该介 层开口 ，该双镶嵌结构的制作方法在同一蚀刻反应室内进行至少以下二个连 续步骤。首先，进行一第一蚀刻工艺，通入以氧气为主的等离子体气体，蚀 刻部分该牺牲层，以曝露出该硬屏蔽层、该介电层以及部分的该介层开口， 然后进行一第二蚀刻工艺，通入以四氟化碳为主的等离子体气体，蚀刻部分 该介层开口以扩大形成一沟槽，接着进行一第三蚀刻工艺，通入以氧气为主 的等离子体气体以去除该介层开口中剩余的牺牲层，使该介层开口曝露该导电层。本发明还揭露一种整合光致抗蚀剂灰化与蚀刻双镶嵌结构的制作方法， 应用于一半导体晶片，该半导体晶片依序包括一基底、 一导电层、 一保护层、 一具有一介层开口与一沟槽的介电层、 一定义有一沟槽图案的硬屏蔽层以及 一光致抗蚀剂层填充于该介层开口，该制作方法在同一蚀刻反应室中连续完
成下列步骤。首先进行一光致抗蚀剂灰化工艺，通入以氧气为主的等离子体 气体去除该光致抗蚀剂层，接着，进行一蚀刻工艺，通入以四氟化碳为主的 等离子体气体，蚀刻该保护层使该介层开口曝露该导电层。本发明的双镶嵌结构的制作方法为于同 一个蚀刻反应室内连续进行至少二个连续的蚀刻步骤，可大幅提高晶片的生产效率；同时本发明的制作方法在操作上可仅进行连续二个至四个的蚀刻步骤，因而具有高机动性、高配 合度的优势，更加提高生产线机器运作的灵活度。
图1至图5为本发明的一优选实施例以制作双镶嵌结构的示意图。图6至图8为本发明于不具保护层的半导体晶片制作双镶嵌结构的流程示意图。简单符号说明10半导体晶片12基底14导电层16保护层18介电层20硬屏蔽层22牺牲层24介层开口26沟槽图案28沟槽30半导体晶片32基底34导电层36介电层38硬屏蔽层40光致抗蚀剂层42介层开口44沟槽图案46沟槽具体实施方式
为了使突显本发明的优点及特征，下文列举本发明的一优选实施例，并配合附图作详细说明如下图1至图5为本发明的一优选实施例。如图1所示，首先提供一半导体 晶片10,其包括有一基底l2、 一导电层l4、 一保护层(caplayer)16、 一具有 一介层开口(viahole)24的介电层(dielectric layer)18、 一定义有一沟槽图案26 的硬屏蔽层(hard mask)20以及一牺牲层22覆盖于硬屏蔽层20与介电层18
并填满介层开口 24。于本优选实施例中，导电层14为一金属导电层，通常 是由铜所构成的金属导电层，而保护层16与硬屏蔽层20可由氮硅化合物 (silicon nitride)、碳化硅(SiC)或氮氧化硅(silicon oxy-nitride)所构成，又介电 层18则包括低介电值材料，例如含氟二氧化硅(fluorinated silica glass)或有机 硅玻璃(organosilicate)，至于牺牲层22，本优选实施例则是以光致抗蚀剂 (photoresist)作为其主要材泮+。接着如图2所示，将半导体晶片10置于一蚀刻反应室内的一晶片夹盘(chuck，图未示)上，且该蚀刻反应室的内壁涂有三氧化二钇(Y203)等的涂层，进行一第一蚀刻工艺。该第一蚀刻工艺包括步骤l.l: 通入气压介于20-100毫托耳(mT)，上、下电极功率分别介 于300-1500瓦(W)及300-1500瓦之间，且气体流量介于100-500每分钟标准 毫升(standard cubic centimeter per minute, seem )的以氧气(02)为主的等离子 体气体；其优选的气压值、上下电极功率与气体流量分别为30mT、 500/400W 以及300sccm，以进行大范围的蚀刻。同时，该第一蚀刻工艺可视工艺需要，选择性地加入步骤1.2。步骤1.2: 通入含氮气(N2)与氧气为主的等离子体气体，其气压大小约 介于20-100mT，上、下电极功率分别介于100-1000W及100- IOOOW之间， 且氮气和氧气的流量分别介于100-300sccm和10-30sccm之间，且氮气与氧 气的流量比约为10比1;又优选的气压值、上下电极功率与氮气/氧气的气 体流量分别为20mT、 1000/100W以及200/20sccm，以进行较细微的蚀刻。第一蚀刻工艺蚀刻牺牲层22至一预定深度，以曝露硬屏蔽层20、沟槽 图案26以及部分的介电层18，且介层开口 24中仍残留部分的牺牲层22， 以进行之后的沟槽蚀刻工艺。然后如图3所示，在同一蚀刻反应室进行一第二蚀刻工艺，通入以四氟 化碳(CF4)为主的混合等离子体气体，且可添加八氟环丁烷(C4Fs)、氩气(Ar) 或氧气，以增加去除蚀刻过程中所产生的高分子聚合物的能力。由于硬屏蔽 20、牺牲层22与介电层18的蚀刻选择比，该混合等离子体气体将透过硬屏 蔽20所定义的沟槽图案26蚀刻介电层18，以扩大形成一沟槽28,而部分 的牺牲层22亦会于此第二蚀刻工艺中被蚀刻，仅留下填入介层开口 24的部 分牺牲层22，以保护介层开口 24底部的保护层16。于本实施例中该第二蚀 刻工艺所通入的混合等离子体气体，其气压值介于30-150 mT,蚀刻时的上、
下电4及功率分别介于150-1500W及150-1500W之间，且各气体流量比 (C4F8/CF4/Ar/02)约为5-30/100-200/100-200/5-20sccm;而优选的气压值、上 下电极功率与各气体流量(C4Fs/CF4/Ar/02)分别为60mT、 1200/150W以及 10/112/150/6 sccm。如图4所示，在沟槽28形成后，又于同一蚀刻反应室直接进行一第三 蚀刻工艺，通入以氧气为主的等离子体气体，去除介层开口 24内的牺牲层 22，其气压值介于20-50 mT,蚀刻时的上、下电极功率分别介于0-1500W 及0-1500W之间，且气体流量介于500-1000sccm间，其中该第三蚀刻工艺 又可包括步骤3.1与步骤3.2，而且步骤3.1的操作可视时间调配或晶片状况 而力口入。步骤3.1: 通入以氧气为主的等离子体气体，其优选气压值、上下电 极功率与氧气流量分别为20 mT、 500/0 W以及750 sccm，可有效降低蚀刻 时所造成的记忆效应。步骤3.2: 再次通入以氧气为主的等离子体气体，其优选气压值、上 下电极功率与氧气流量分别为20 mT、 500/200 W以及300 sccm，以去除介 层开口 24内的牺牲层22。由于本实施例中所采用的牺牲层22为光致抗蚀剂，因此第三蚀刻工艺 可视为 一光致抗蚀剂灰化工艺(ashing)。最后，如图5所示，接续前述的蚀刻工艺，仍于同一蚀刻反应室进行一 第四蚀刻工艺，用以蚀刻开介层开口 24底部的保护层16,其包括步骤4.1: 通入以四氟化碳为主的等离子体气体以蚀刻保护层16，其 气压值介于20-100 mT,蚀刻时的上、下电极功率分别介于150-1000W及 150-1000W之间，且气体流量介于100-500sccm间，而优选的气压值、上下 电极功率与气体流量分别为50 mT、 600/150 W以及140 sccm。在蚀刻反应完成后，考虑蚀刻反应室内的气体残存量与蚀刻反应室的稳 定性，可视需要再加入以下步骤步骤4.2: 通入以氮气为主的等离子体气体，其气压值介于20-100 mT，蚀刻时的上、下电极功率分别介于0-500W及0-500W之间，且气体流 量介于100-500 sccm间；而优选的气压值、上下电极功率与气体流量分别为 60 mT、 400/0 W以及260 sccm ，主要目的为让残留在蚀刻反应室内的副产 物软化，以便于后续工艺清除。
步骤4.3: 通入以氮气为主的等离子体气体，其气压值介于 10-lOOmT,且气体流量介于100-500sccm间；而优选的气压值与气体流量分 别为10mT以及260sccm，主要目的为清除残留在蚀刻反应室的副产物。步骤4.4: 通入以氩气为主的等离子体气体，其气压值介于20-50mT, 且气体流量介于500-1500sccm间；而优选的气压值与气体流量分别为20 mT 与1000sccm,主要目的为再进一步清除残留在蚀刻反应室的副产物。经历第四蚀刻工艺后，半导体晶片IO的介层开口 24便可直接曝露导电 层14,以完成双镶嵌结构的蚀刻工艺，又步骤4.2、步骤4.3以及步骤4.4 的操作可去除蚀刻反应室内的残留气体与水气，且可依清除状况选择步骤 4.2、步骤4.3或步骤4.4以达成清洁蚀刻反应室的目的。基于本发明的精神，本发明并不限于上述优选实施例，需在同一蚀刻反 应室内连续进行第一蚀刻工艺、第二蚀刻工艺、第三蚀刻工艺以及第四蚀刻 工艺，本发明亦可于同一蚀刻反应室中，仅进行任二个连续的双镶嵌结构的 制作步骤。如本发明所揭露的另一优选实施例首先提供一半导体晶片，该 半导体晶片依序包括一基底、 一导电层、 一保护层、 一沟槽、 一介层开口以 及一光致抗蚀剂层填满该介层开口 ；接着在同一蚀刻反应室内连续进行前述 的第 一蚀刻工艺与第二蚀刻工艺，然后于另 一蚀刻反应室中进行第三蚀刻工 艺灰化该光致抗蚀剂层后，再原位(in-situ)进行第四蚀刻工艺来蚀刻该保护 层，使该介层开口可直接曝露该导电层，完成双镶嵌结构的蚀刻工艺。或者 是在同 一蚀刻反应室内连续进行第 一蚀刻工艺、第二蚀刻工艺及第三蚀刻工 艺之后，再移至另一蚀刻反应室中进行第四蚀刻工艺。是以本发明的方法具 有高度的整合性、灵活度及应变性，可有效依据生产在线的各半导体工艺机 器的状况与产品类别来做适当调整，以提高产能(throughput)。此外，本发明的精神亦适用于不具保护层的双镶嵌结构工艺，请参考图 6至图8,图6至图8为本发明于不具保护层的半导体晶片制作双镶嵌结构 的方法示意图。图6提供一半导体晶片30，其包括有一基底32、 一导电层 34、具有一介层开口 42的介电层36、 一定义有一沟槽图案44的硬屏蔽层 38以及一光致抗蚀剂层40覆盖硬屏蔽层38与介电层36并填满介层开口 42。 接着如图7所示，依序进行第一蚀刻工艺及第二蚀刻工艺，蚀刻介电层36 及部分介层开口 42以扩大形成一沟槽46。最后如图8所示，再经第三蚀刻 工艺灰化光致抗蚀剂层40,使介层开口 42直接曝露导电层34，因而完成双镶嵌结构的蚀刻工艺。如前述各实施例，完成蚀刻工艺的双镶嵌结构可再经由化学气相沉积(chemical vapor deposition, CVD)、 物理气相沉积(physical vapor deposition, PVD)或电镀等方式选择性依序填入一阻障层(barrier layer)、 一品种层(seed layer)以及一金属导电层，例如铜、铝、鴒、金或铂等，并进行一化学机械 研磨(chemical mechanical polishing, CMP)工艺，便可同时完成金属导线以及 导电插塞的制作。由于本发明所揭示的双镶嵌结构的制作方法为一清净模式(clean mode) 的制作方法，此方法中的特定试剂配方(recipe)，可保持反应室中的洁净，减 少传统沉积模式中工艺不稳定，此外，在半导体晶片移出蚀刻反应室后，本 发明可再选择性地进行一蚀刻反应室的清洁工艺，以去除制作双镶嵌结构过 程中残留在该蚀刻反应室内的副产物，以降低记忆效应的产生，且因蚀刻反 应室内壁涂有三氧化二钇涂层，能有效保护蚀刻反应室内壁不受等离子体气 体侵蚀，所以完成本发明的清净模式(cleanmode)的双镶嵌结构的工艺后，再 进行蚀刻反应室的清洁工艺时，蚀刻反应室内的下电极无须晶片保护，故于 清洁时不会有死角而更可彻底清洁蚀刻反应室，因而可之称为一无晶片干式 清洁(waferless dry clean)工艺。本发明的无晶片干式清洁工艺的进行步骤如 下第一清洁步骤通入高功率的含氧气的清洁等离子体气体做清除的动 作,该动作的清除程度可以终点侦测(end point detection)做确认，其气压值介 于20-30mT，上、下电极功率分别介于1000-2000 W及1000-2000 W之间， 且气体流量介于500-1000sccm间；而优选的气压值、上下电极功率与气体 流量分别为200 mT、 2000/1500 W以及600 s醒。第二清洁步骤再次通入高功率的含氧气的清洁等离子体气体进一步 进行时间模式(time mode)的清洁步骤，该时间模式为设定一 固定时间以执行 第二清洁步骤，以确保该蚀刻反应室的完全洁净，其优选的气压值、上下电 极功率与气体流量分别为200 mT、 2000/1500 W以及600 sccm。接下来对蚀刻反应室内部不同区段进行以下的清洁步骤，使蚀刻反应室 的状态更加稳定。第三清洁步骤通入一相对低压、高流量的含氧气清洁等离子体气体去 除蚀刻反应室内残留的气体，其优选的气压值、上下电极功率与气体流量分
别为40 mT、 2000/1500 W以及1200 sccm。第四清洁步骤通入未施予外加电压的含钝气的清洁等离子体气体去除蚀刻反应室内残留的气体，其优选的气体为氩气，其气压值介于20-30mT， 且气体流量介千500-1000sccm间；而优选的气压值与气体流量分别为25 mT 以及訓sccm。第五清洁步骤通入含四氟化碳、氧气与氩气的混合清洁等离子体气 体，以保持蚀刻反应室处于稳定的状态，其气压值介于30-100mT，且气体 流量比(CF4/CVAr)为100-150/ 0-20/ 100-200;而优选的气压^f直、上下电才及功 率与各气体流量(CF4/02/Ar)分别为60mT、 800/150 W以及140/10/150 sccm。值得注意的是，该无晶片干式清洁工艺的实施，可介于各半导体晶片进 行双镶嵌结构的蚀刻步骤间、每批次(lot)半导体晶片蚀刻工艺间或任一蚀刻 工艺间。如上所述，本发明揭露一双镶嵌结构的制作方法，其蚀刻工艺与光致抗 蚀剂灰化工艺于同 一蚀刻反应室内进行，可大幅减少机器转换间所耗费的运 输时间，且由光致抗蚀剂所构成的牺牲层在多次的蚀刻工艺中，可确保半导 体晶片底层的导电层免于多次蚀刻工艺可能造成的蚀刻损害；同时，此一制 作方法可单独进行任二个连续的蚀刻步骤，以配合生产线的调配，且适时配 合无晶片干式清洁工艺，更可增长以人工开启蚀刻反应室清洁的平均清洁时 间(mean time between clean)，大幅提高半导体晶片的制作效率。以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变 化与修饰，皆应属本发明的涵盖范围。
权利要求
1. 一种双镶嵌结构的制作方法，应用于半导体晶片，该半导体晶片依 序包括基底、导电层、具有介层开口的介电层、定义有沟槽图案的硬屏蔽层， 以及牺牲层覆盖该硬屏蔽层与该介电层并填满该介层开口 ，该双镶嵌结构的制作方法在同 一蚀刻反应室内进行至少以下二个连续步骤进行第一蚀刻工艺，通入以氧气为主的等离子体气体，蚀刻部分该牺牲层，以曝露出该硬屏蔽层、该介电层以及部分的该介层开口；进行第二蚀刻工艺，通入以四氟化碳为主的等离子体气体，蚀刻部分该介层开口以扩大形成沟槽；以及进行第三蚀刻工艺，通入以氧气为主的等离子体气体以去除该牺牲层，使该介层开口曝露该导电层。
2. 如权利要求1所述的制作方法，其中该半导体晶片还包括保护层， 设于该介电层、该介层开口、与该导电层之间。
3. 如权利要求2所述的制作方法，其中于该第三蚀刻工艺完成后，还 包括第四蚀刻工艺，通入以四氟化碳为主的等离子体气体，蚀刻该保护层使该介层开口曝露该导电层。
4. 如权利要求1所述的制作方法，于该半导体晶片移出该蚀刻反应室 后，还包括无晶片干式清洁工艺，用以清洁该蚀刻反应室。
5. 如权利要求4所述的制作方法，其中该无晶片干式清洁工艺的清洁 等离子体气体含氧气、氩气、四氟化碳或前述各气体的混合气体。
6. 如权利要求4所述的制作方法，其中该无晶片干式清洁工艺包括以 下步骤通入含氧气的清洁等离子体气体做清洁，以终点侦测确认；以及 再通入含氧气的清洁等离子体气体再次进行时间模式的清洁步骤。
7. 如权利要求6所述的制作方法，其中该无晶片干式清洁工艺还包括 以下步骤通入相对^f氐压、高流量的含氧气清洁等离子体气体； 通入含氩气的清洁等离子体气体；以及 通入含四氟化碳、氧气以及氩气的混合清洁等离子体气体。
8. 如权利要求4所述的制作方法，其中该蚀刻反应室内壁具有三氧化
9. 如权利要求1所述的制作方法，其中该第一蚀刻工艺还包括通入含 氮气与氧气的等离子体气体的步骤。
10. 如权利要求1所迷的制作方法，其中该第三蚀刻工艺还包括通入以 氧气为主的等离子体气体的步骤。
11. 如权利要求1所述的制作方法，其中该第四蚀刻工艺还包括通入以 氮为主的等离子体气体的步骤。
12. 如权利要求11所述的制作方法，其中该第四蚀刻工艺再还包括通 入以氮为主的等离子体气体的子步骤，以清洁该蚀刻反应室。
13. 如权利要求12所述的制作方法，其中该第四蚀刻工艺还包括通入 以氩气为主的等离子体气体的步骤，以清洁该蚀刻反应室。
14. 一种整合光致抗蚀剂灰化与蚀刻双镶嵌结构的制作方法，应用于 半导体晶片，该半导体晶片依序包括基底、导电层、保护层、具有介层开口 与沟槽的介电层、定义沟槽图案的硬屏蔽层，以及光致抗蚀剂层填充于该介 层开口 ，该制作方法在同一蚀刻反应室中连续完成以下步骤进行光致抗蚀剂灰化工艺，通入以氧气为主的等离子体气体去除该光致 抗蚀剂层，膝露该介层开口底部的该保护层；以及进行蚀刻工艺，通入以四氟化碳为主的等离子体气体，蚀刻该介层开口 底部的该保护层使该介层开口曝露该导电层。
15. 如权利要求14所述的制作方法，于该半导体晶片移出该蚀刻反应 室后，还包括无晶片干式清洁工艺，用以清洁该蚀刻反应室。
16. 如权利要求15所述的制作方法，其中该无晶片干式清洁工艺的清 洁等离子体气体含氧气、氩气、四氟化碳或前述各气体的混合气体。
17. 如权利要求15所述的制作方法，其中该无晶片干式清洁工艺包括 以下步骤通入含氧气的清洁等离子体气体做清洁，以终点侦测确认；以及 再通入含氧气的清洁等离子体气体再次进行时间模式的清洁步骤。
18. 如权利要求17所述的制作方法，其中该无晶片干式清洁工艺还包 括以下步骤通入相对低压、高流量的含氧气清洁等离子体气体； 通入含氩气的清洁等离子体气体；以及通入含四氟化碳、氧气以及氩气的混合清洁等离子体气体。
19. 如权利要求14所述的制作方法，其中该蚀刻反应室内壁具有三氧化二钇涂层。
20. 如权利要求14所述的制作方法，其中该光致抗蚀剂灰化工艺还包 括通入以氧气为主的等离子体气体的步骤。
21. 如权利要求14所述的制作方法，其中该蚀刻工艺还包括通入以氮 为主的等离子体气体的步骤。
22. 如权利要求21所述的制作方法，其中该蚀刻工艺再还包括通入以 氮为主的等离子体气体的子步骤，以清洁该蚀刻反应室。
23. 如权利要求22所述的制作方法，其中该蚀刻工艺还包括通入以氩 气为主的等离子体气体的步骤，以清洁该蚀刻反应室。
全文摘要
一种双镶嵌结构的制作方法，应用于一半导体晶片，该半导体晶片包括一基底、一导线层、一具有一介层开口的介电层、一定义有一沟槽图案的硬屏蔽层以及一牺牲层，方法中藉由在同一蚀刻反应室内依序进行第一、第二、第三以及第四蚀刻工艺，以形成一沟槽并使该介层开口曝露该导电层，因此达到有效缩短工艺时间和提高生产效率的目的。
文档编号H01L21/311GK101123214SQ20061011072
公开日2008年2月13日 申请日期2006年8月7日 优先权日2006年8月7日
发明者刘安淇 申请人:联华电子股份有限公司