专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件的制作方法，尤其涉及减小半导体器件临界 尺寸的方法。
背景技术：
半导体器件随着集成度的增加具有减小的单元面积，由于这种减小的单 元，使相邻器件之间的空间也被减小。例如，随着半导体器件的集成度增加，减小将一个元件连接到另一元件 或将一个层连接到另一个层的接触孔的尺寸，同时增加层间介质层的厚度。 这样，接触孔的长宽比，即接触孔的直径相对于接触孔的长度的比增加，以 便降低在光刻工艺中用于形成接触孔的对准余量。结果，通过形成接触孔的 常规方法形成微'』、接触孔变得很困难。现有在动态随机存储器(DRAM)制作过程中减小接触孔临界尺寸的方 法。如图l所示，在半导体衬底50上顺次形成第一绝缘层52、导电层54和第二 绝缘层56。在形成导电层54之前，可以通过光刻工艺部分蚀刻第 一绝缘层52以形成 金属插塞(未示出)并暴露第一绝缘层52下面的区域，然后，当在第一绝缘 层52上形成导电层54时，导电层54会穿过金属插塞与第 一绝缘层52下面的区 域电4妄触。参考图2，在第二绝缘层56上形成第一光刻胶层(未示出)，经过曝光显 影工艺，定义布线图案；以第一光刻胶层为掩膜，沿布线图案蚀刻第二绝缘 层56和导电层54至露出第一绝缘层52，以在第一绝缘层52上形成布线58;在形成布线58之后，灰化法去除第一光刻胶层，在第一绝缘层52上和布线58上 通过高密度等离子体(HDP)化学气相沉积法形成用作层间介质层的第三绝 缘层60;通过化学机械抛光(CMP )工艺或深腐蚀工艺平坦化第三绝缘层60; 在第三绝缘层60上形成第四绝缘层62;然后在第四绝缘层62上涂覆第二光刻 胶层(未示出)，经过曝光显影工艺，在第二光刻胶层上定义接触孔图形； 以第二光刻胶层为掩膜，沿接触孔图形蚀刻第四绝缘层62至露出第三绝缘层 60，形成第一接触孔63，第一接触孔63的临界尺寸为接触孔图形定义的临界 尺寸。另外，在包括布线58的最终结构的表面上可沉积诸如未掺杂硅酸玻璃 (USG)、高密度等离子体(HDP )氧化物或化学气相淀积(CVD)氧化物的氧化硅 基材料，以便后续形成第三绝缘层60。在平坦化的第三绝缘层60上沉积相对于氧化硅基材料的第三绝缘层60具 有蚀刻选择性的材料，诸如氮化硅或多晶硅，由此在第三绝缘层60上形成第 四绝缘层62。参考图3，通过灰化和剥离工艺从第四绝缘层62上除去第二光刻胶层；在 第四绝缘层62的侧壁上形成侧墙64，用以后续减小接触孔的临界尺寸。参考图4，以第四绝缘层62及侧墙64为掩膜，蚀刻第三绝缘层60和第一绝 缘层52至露出半导体衬底50,形成第二接触孔66，所述第二接触孔66的临界 尺寸比第一接触孔的临界尺寸小，为预定临界尺寸。如图5所示，去除第四绝缘层62及侧墙64,接着在第二接触孔66中进行后 续的填充步骤。在如下申请号为200310123006的中国专利申请中，还可以发现更多与上 述技术方案相关的信息。现有减小半导体器件临界尺寸的方法，例如将动态随机存储器的接触孔 临界尺寸从图形化定义的临界尺寸减小至预定临界尺寸过程中，由于在第四 绝缘层上形成第二光刻胶，经过曝光显影后，需要将半导体衬底从曝光机台 中移往蚀刻机台对第四绝缘层蚀刻，形成第一接触孔；接着再将半导体衬底放入蚀刻机台内进行侧墙的沉积和第三绝缘层，形成第二接触孔；最后，还 需去除第四绝缘层及侧墙。整个步骤繁锁，并且将半导体衬底不断地从一个 机台取出放入另一个机台，花费时间长，成本提高；另外在第四绝缘层侧壁 沉积侧墙用以减小接触孔的临界尺寸，由于一步形成侧墙，沉积及后续过程 中会产生误差，导致接触孔临界尺寸误差增大。发明内容本发明解决的问题是提供一种半导体器件的制作方法，防止制作半导体 器件花费时间长，成本高，以及半导体器件临界尺寸误差大。为解决上述问题，本发明提供一种半导体器件的制作方法，包括下列步 骤在半导体衬底上依次形成第一蚀刻层和第二蚀刻层；在第二蚀刻层上形成光刻胶层，经过曝光显影工艺，在光刻胶层上形成定义半导体器件的图形开口；在图形开口侧壁形成第一侧墙，以光刻胶层及第一侧墙为掩膜刻蚀第 二蚀刻层，形成第一开口；在第一开口侧壁形成第二侧墙，以光刻胶层、第 一侧墙及第二侧墙为掩膜刻蚀第二蚀刻层，形成第二开口；……在第N-l开 口侧壁形成第N侧墙，以光刻胶层及第一侧墙、第二侧墙……第N侧墙为掩 膜刻蚀第二蚀刻层至露出第一蚀刻层，形成预定临界尺寸的第N开口；去除 光刻胶层及第一侧墙、第二侧墙……第N侧墙；以第二蚀刻层为掩膜，沿第 N开口刻蚀第 一蚀刻层，形成预定临界尺寸的半导体器件。所述第一侧墙……第N侧墙的厚度为lnm 10nm。所述第一侧墙...…第N侧墙的材料为聚合物。所述聚合物含碳、硅和氟。所述图形开口的临界尺寸为150nm 400nm。 所述第N开口的预定临界尺寸为30nm 100nm。本发明提供一种半导体器件的制作方法，包括下列步骤在半导体衬底 上依次形成第一蚀刻层和第二蚀刻层；在第二蚀刻层上形成光刻胶层，经过 曝光显影工艺，在光刻胶层上形成定义半导体器件的图形开口；在图形开口 侧壁形成第一侧墙，以光刻胶层及第一侧墙为掩膜刻蚀第二蚀刻层至露出第 一蚀刻层，形成预定临界尺寸的第一开口；去除光刻胶层及第一侧墙；以第 二蚀刻层为掩膜，沿第一开口刻蚀第一蚀刻层，形成预定临界尺寸的半导体 器件。所述第 一侧墙的材料为聚合物。 所述聚合物含碳、硅和氟。 所述图形开口的临界尺寸为150nm 400nm。 所述第一开口的预定临界尺寸为30nm 100nm。本发明提供一种半导体器件的制作方法，包括下列步骤在半导体衬底 上依次形成第一蚀刻层和第二蚀刻层；在第二蚀刻层上形成光刻胶层，经过 曝光显影工艺，在光刻胶层上形成定义半导体器件的图形开口；在图形开口 侧壁形成第一侧墙，以光刻胶层及第一侧墙为掩膜刻蚀第二蚀刻层，形成第 一开口；在第一开口侧壁形成第二侧墙，以光刻胶层、第一侧墙及第二侧墙 为掩膜刻蚀第二蚀刻层，形成第二开口；……在第N-l开口侧壁形成第N侧 墙，以光刻胶层及第一侧墙、第二侧墙……第N侧墙为掩膜刻蚀第二蚀刻层， 形成预定临界尺寸的第N开口，所述第N开口内有残余第二蚀刻层；去除光 刻胶层、第一侧墙、第二侧墙……第N侧墙及第N开口内残余第二蚀刻层； 以第N开口外第二蚀刻层为掩膜，沿第N开口刻蚀第一蚀刻层，形成预定临 界尺寸的半导体器件。用灰化法及湿法刻蚀法去除光刻胶层、第一侧墙、第二侧墙……第N侧墙及第N开口内残余第二蚀刻层。本发明提供一种半导体器件的制作方法，包括下列步骤在半导体衬底 上依次形成第一蚀刻层和第二蚀刻层；在第二蚀刻层上形成光刻胶层，经过 曝光显影工艺，在光刻胶层上形成定义半导体器件的图形开口；在图形开口 侧壁形成第一侧墙，以光刻胶层及第一侧墙为掩膜刻蚀第二蚀刻层，形成第 一开口；在第一开口侧壁形成第二侧墙，以光刻胶层、第一侧墙及第二侧墙 为掩膜刻蚀第二蚀刻层，形成第二开口；……在第N-l开口侧壁形成第N侧 墙，以光刻胶层及第一侧墙、第二侧墙……第N侧墙为掩膜刻蚀第二蚀刻层， 形成预定临界尺寸的第N开口，所述第N开口内有残余第二蚀刻层；去除光 刻胶层及第一侧墙、第二侧墙……第N侧墙；以第N开口外第二蚀刻层为掩 膜，沿第N开口刻蚀第N开口内残余第二蚀刻层和第一蚀刻层，形成预定临 界尺寸的半导体器件。与现有技术相比，本发明具有以下优点(1 )本发明在光刻胶层上进行 曝光显影形成图形开口后，直接在图形开口侧壁形成侧墙，然后蚀刻第二蚀 刻层。半导体衬底只需经过一步从曝光机台移入蚀刻机台中，步骤简化，成 本降低。(2)本发明在图形开口侧壁形成第一侧墙，以光刻胶层及第一侧墙为掩 膜刻蚀第二蚀刻层，形成第一开口；在第一开口侧壁形成第二侧墙，以光刻 胶层、第一侧墙及第二侧墙为掩膜刻蚀第二蚀刻层，形成第二开口；......在第N-l开口侧壁形成第N侧墙，以光刻胶层及第一侧墙、第二侧墙……第N 侧墙为掩膜刻蚀第二蚀刻层，形成预定临界尺寸的第N开口。渐进地形成第 一側墙后刻蚀第二蚀刻层......第N侧墙后刻蚀第二蚀刻层，逐步减小开口的临界尺寸，有效地降低了半导体器件临界尺寸减小过程中产生的误差。
图1至图5是现有在动态随机存储器制作过程中减小接触孔临界尺寸的图6是本发明制作半导体器件的第一实施例流程图；图7是本发明制作半导体器件的第二实施例流程图；图8是本发明制作半导体器件的第三实施例流程图；图9是本发明制作半导体器件的第四实施例流程图；图10至图12是本发明制作半导体器件的第一实施例示意图； 图13至图15是本发明制作半导体器件的第二实施例示意图；图16至图20是本发明在动态随机存储器制作过程中减小接触孔临界尺 寸的实施例示意图；图21至图24是本发明在快闪存储器制作过程中减小接触孔临界尺寸的 实施例示意图。
具体实施方式
本发明在光刻胶层上进行曝光显影形成图形开口后，直接在图形开口侧 壁形成侧墙，然后蚀刻第二蚀刻层。半导体衬底只需经过一步从曝光机台移 入蚀刻机台中，步骤简化，成本降低。本发明在图形开口侧壁形成第一侧墙， 以光刻胶层及第一侧墙为掩膜刻蚀第二蚀刻层，形成第一开口；在第一开口 侧壁形成第二侧墙，以光刻胶层、第一侧墙及第二侧墙为掩膜刻蚀第二蚀刻 层，形成第二开口；......在第N-l开口侧壁形成第N侧墙，以光刻胶层及第一侧墙、第二侧墙......第N侧墙为掩膜刻蚀第二蚀刻层，形成预定临界尺寸的第N开口。渐进地形成第一侧墙后刻蚀第二蚀刻层……第N侧墙后刻蚀第 二蚀刻层，逐步减小开口的临界尺寸，有效地降低了半导体器件临界尺寸减 小过程中产生的误差。下面结合附图对本发明的具体实施方式
做详细的说明。图6是本发明制作半导体器件的第一实施例流程图。如图6所示，执行步骤SlOl，在半导体衬底上依次形成第一蚀刻层和第二蚀刻层；执行步骤 S102，在第二蚀刻层上形成光刻胶层，经过曝光显影工艺，在光刻胶层上形 成定义半导体器件的图形开口；执行步骤S103,在图形开口侧壁形成第一侧 墙，以光刻胶层及第一侧墙为掩膜刻蚀第二蚀刻层，形成第一开口；执行步 骤S104,在第一开口侧壁形成第二侧墙，以光刻胶层、第一侧墙及第二侧墙 为掩膜刻蚀第二蚀刻层，形成第二开口；执行步骤S105，……在第N-1开口 侧壁形成第N侧墙，以光刻胶层及第一侧墙、第二侧墙……第N侧墙为掩膜 刻蚀第二蚀刻层至露出第一蚀刻层，形成预定临界尺寸的第N开口；执行步 骤S106,去除光刻胶层及第一侧墙、第二侧墙...…第N侧墙；执行步骤S107， 以第二蚀刻层为掩膜，沿第N开口刻蚀第一蚀刻层，形成预定临界尺寸的半 导体器件。图7是本发明制作半导体器件的第二实施例流程图。如图7所示，执行 步骤S201,在半导体衬底上依次形成第一蚀刻层和第二蚀刻层；执行步骤 S202，在第二蚀刻层上形成光刻胶层，经过曝光显影工艺，在光刻胶层上形 成定义半导体器件的图形开口；执行步骤S203,在图形开口侧壁形成第一侧 墙，以光刻胶层及第一侧墙为掩膜刻蚀第二蚀刻层至露出第一蚀刻层，形成 预定临界尺寸的第一开口；执行步骤S204，去除光刻胶层及第一侧墙；执行 步骤S205,以第二蚀刻层为掩膜，沿第一开口刻蚀第一蚀刻层，形成预定临 界尺寸的半导体器件。图8本发明制作半导体器件的第三实施例流程图。如图8所示，执行步 骤S301,在半导体衬底上依次形成第一蚀刻层和第二蚀刻层；执行步骤S302, 在第二蚀刻层上形成光刻胶层，经过曝光显影工艺，在光刻胶层上形成定义 半导体器件的图形开口；执行步骤S303，在图形开口侧壁形成第一侧墙，以 光刻胶层及第一侧墙为掩膜刻蚀第二蚀刻层，形成第一开口；执行步骤S304，在第一开口侧壁形成第二侧墙，以光刻胶层、第一侧墙及第二侧墙为掩膜刻
蚀第二蚀刻层，形成第二开口；执行步骤S305，……在第N-1开口侧壁形成 第N侧墙，以光刻胶层及第一侧墙、第二侧墙……第N侧墙为掩膜刻蚀第二 蚀刻层，形成预定临界尺寸的第N开口，所述第N开口内有残余第二蚀刻层； 执行步骤S306,去除光刻胶层、第一侧墙、第二侧墙……第N侧墙及第N开 口内残余第二蚀刻层；执行步骤S307，以第N开口外第二蚀刻层为掩膜，沿 第N开口刻蚀第一蚀刻层，形成预定临界尺寸的半导体器件。
图9是本发明制作半导体器件的第四实施例流程图。如图9所示，执行 步骤S401,在半导体村底上依次形成第一蚀刻层和第二蚀刻层；执行步骤 S402，在第二蚀刻层上形成光刻胶层，经过曝光显影工艺，在光刻胶层上形 成定义半导体器件的图形开口；执行步骤S403，在图形开口侧壁形成第一侧 墙，以光刻胶层及第一侧墙为掩膜刻蚀第二蚀刻层，形成第一开口；执行步 骤S404，在第一开口侧壁形成第二侧墙，以光刻胶层、第一侧墙及第二侧墙 为掩膜刻蚀第二蚀刻层，形成第二开口；执行步骤S405,......在第N-1开口
侧壁形成第N侧墙，以光刻胶层及第一侧墙、第二侧墙......第N侧墙为掩膜
刻蚀第二蚀刻层，形成预定临界尺寸的第N开口，所述第N开口内有残余第 二蚀刻层；执行步骤S406,去除光刻胶层及第一侧墙、第二侧墙……第N侧 墙；执行步骤S407,以第N开口外第二蚀刻层为掩膜，沿第N开口刻蚀第N 开口内残余第二蚀刻层和第一蚀刻层，形成预定临界尺寸的半导体器件。
图10至图12是本发明制作半导体器件的第一实施例示意图。如图10所 示，在半导体衬底300上沉积第一蚀刻层302，用以后续刻蚀形成半导体器件； 然后，在第一蚀刻层302上形成第二蚀刻层304,用以刻蚀减小半导体器件临 界尺寸；在第二蚀刻层304上旋涂光刻胶层306,经过曝光显影工艺，在光刻 胶层306上定义图形开口 310;用刻蚀过程中原位沉积的方法在图形开口 310 侧壁形成厚度为lnm 10nm的第一侧墙311;以光刻胶层306和第一侧墙311为掩膜，沿图形开口 310刻蚀第二蚀刻层304形成第一开口，所述第一开口 的临界尺寸比图形开口 310小。
本实施例中，所述图形开口 310的临界尺寸为150nm 400nm,具体例如 150nm、 200nm、 250nm、 300nm、 350nm或400nm等。
如图11所示，接着在第一开口侧壁上沉积厚度为lnm 10nm的第二侧墙 312;以光刻胶层306、第一侧墙311和第二侧墙312为掩膜，沿第一开口刻 蚀第二蚀刻层，形成临界尺寸比第一开口小的第二开口；在第二开口侧壁上 沉积厚度为lnm 10nm的第三侧墙313;以光刻月交层306、第一侧墙311、第 二侧墙312和第三侧墙313为掩膜，沿第二开口刻蚀第二蚀刻层，形成临界 尺寸比第二开口小的第三开口；在第三开口侧壁上沉积厚度为lnm 10nm的 第四侧墙314;以光刻胶层306、第一侧墙311、第二侧墙312、第三侧墙313 和第四侧墙314为掩膜，沿第三开口刻蚀第二蚀刻层304至露出第一蚀刻层 302,形成预定临界尺寸的第四开口 309。
本实施例中，第一侧墙311、第二侧墙312、第三侧墙313和第四侧墙314 的厚度具体侈'H口 lnm、 2nm、 3nm、 4nm、 5nm、 6nm、 7nm、 8nm、 9nm或10nm 等。
本实施例中，预定临界尺寸的第四开口 309的临界尺寸为30nm 100nm, 具体例如30nm、 40nm、 50nm、 60nm、 70nm、 80nm、 90nm或100nm等。
本实施例中，第 一侧墙311 、第二侧墙312、第三侧墙313和第四侧墙314 的材料为含碳、硅和氟的聚合物。
如图12所示，用灰化法及湿法蚀刻法去除光刻胶层306、第一侧墙3U、 第二侧墙312、第三侧墙313和第四侧墙314;以第二蚀刻层304为掩膜，沿第 四开口309刻蚀第一蚀刻层302至露出半导体衬底300，形成预定临界尺寸的半 导体器件315,最终形成的半导体器件315临界尺寸比定义于光刻胶层上的半 导体器件图形(即图形开口 )临界尺寸小。除实施例外，在刻蚀第一蚀刻层302至露出半导体衬底300时可能会在第 四开口309内有第二蚀刻层304残余，对于第二蚀刻层304残余，在用灰化法及 湿法蚀刻法去除光刻胶层306、第一侧墙311、第二侧墙312、第三侧墙313和 第四侧墙314同时也会被去除。
本实施例中，所述预定临界尺寸的半导体器件315的临界尺寸为 30nm 100nm，具体例如30nm、 40nm、 50nm、 60nm、 70nm、 80nm、 90nm 或100nm等。
图13至图15是本发明制作半导体器件的第二实施例示意图。如图13所 示，在半导体衬底400上沉积第一蚀刻层402，用以后续刻蚀形成半导体器件； 然后，在第一蚀刻层402上形成第二蚀刻层404，用以刻蚀减小半导体器件临 界尺寸；在第二蚀刻层404上旋涂光刻胶层406,经过曝光显影工艺，在光刻 胶层406上定义图形开口 410;用刻蚀过程中原位沉积的方法在图形开口 410 侧壁形成厚度为lnm 10nm的第一侧墙411;以光刻胶层406和第 一侧墙411 为掩膜，沿图形开口 410刻蚀第二蚀刻层404，形成第一开口，所述第一开口 的临界尺寸比图形开口 410小。
本实施例中，所述图形开口 410的临界尺寸为150nm 400nm，具体例如 150nm、 200nm、 250nm、 300nm、 350nm或400nm等。
如图14所示，^接着在第一开口侧壁上沉积厚度为lnm 10nm的第二侧墙 412;以光刻胶层406、第一侧墙411和第二侧墙412为掩膜，沿第一开口刻 蚀第二蚀刻层，形成临界尺寸比第一开口小的第二开口；在第二开口侧壁上 沉积厚度为lnm 10nm的第三侧墙413;以光刻胶层406、第一侧墙411、第 二侧墙412和第三侧墙413为掩膜，沿第二开口刻蚀第二蚀刻层，形成临界 尺寸比第二开口小的第三开口；在第三开口侧壁上沉积厚度为lnm 10nm的 第四侧墙414;以光刻月交层406、第一侧墙411、第二侧墙412、第三侧墙413 和第四侧墙414为掩膜，沿第三开口刻蚀第二蚀刻层404,形成预定临界尺寸的第四开口 409,由于不需要再于第四开口 409上形成侧墙以进一步减小第四 开口临界尺寸，因此第四开口 409内有残余第二蚀刻层404a。
本实施例中，第一侧墙411、第二侧墙412、第三侧墙413和第四侧墙314 的厚度具体侈'H口 lnm、 2nm、 3nm、 4nm、 5nm、 6nm、 7nm、 8nm、 9nm或10nm等。
本实施例中，第四开口 409的临界尺寸为30nm 100nm，具体例如30腿、 40nm、 50nm、 60nm、 70眼、80nm、 90nm或100nm等。
本实施例中，第一侧墙411、第二侧墙412、第三侧墙413和第四侧414 的材料为含碳、硅和氟的聚合物。
如图15所示，用灰化法及湿法蚀刻法去除光刻胶层406、第一侧墙411、 第二侧墙412、第三侧墙413、第四侧墙414;以第四开口409外的第二蚀刻层 404b为掩膜，沿第四开口 409刻蚀第四开口 409内有残余第二蚀刻层404a和第 一蚀刻层402至露出半导体衬底400，形成预定临界尺寸的半导体器件415,最 终形成的半导体器件415临界尺寸比定义于光刻胶层上的半导体器件图形(即 图形开口)临界尺寸小。
本实施例中，所述预定临界尺寸的半导体器件415的临界尺寸为 30nm 100nm,具体例如30nm、 40nm、 50nm、 60nm、 70nm、 80nm、 90腿 或100nm等。
所述刻蚀第四开口 409内有残余第二蚀刻层404a和第一蚀刻层402的方 法为干法刻々虫法。
图16至图20是本发明在动态随机存储器制作过程中减小接触孔临界尺寸 的实施例示意图。如图16所示，在半导体衬底100上沉积氧化硅材料以形成第 一绝缘层102;然后在第一绝缘层102上形成导电层104，优选地导电层104包 括复合层，该复合层具有由诸如钛/氮化钛的第 一金属和/或第 一金属的化合物构成的第一层与由诸如鴒的第二金属构成的第二层。接着，在导电层104上淀 积氮化硅以形成第二绝缘层106,用于后续蚀刻过程中保护导电层104。
在形成导电层104之前，可以通过光刻工艺部分蚀刻第一绝缘层102以形 成金属插塞(未示出)并暴露第一绝缘层102下面的区域，然后，当在第一绝 缘层102上形成导电层104时，导电层104会穿过金属插塞与第一绝缘层102下 面的区域电"l妄触。
参考图17，在第二绝缘层106上形成第一光刻胶层(未示出)，经过曝光 显影工艺，定义布线图案；以第一光刻胶层为掩膜，沿布线图案蚀刻第二绝 缘层106和导电层104至露出第一绝缘层102，以在第一绝缘层102上形成布线 108;在形成布线108之后，灰化法去除第一光刻胶层，在第一绝缘层102上和 布线108上通过高密度等离子体(HDP)化学气相沉积法形成用作层间介质层 的第一蚀刻层IIO，所述第一蚀刻层110为绝缘材料层；通过化学机械抛光 (CMP)工艺或深腐蚀工艺平坦化第一蚀刻层110;用化学气相沉积法在蚀刻层 110上形成第二蚀刻层112,所述第二蚀刻层112为导电材^h层。
另外，在包括布线108的最终结构的表面上可沉积诸如未掺杂硅酸玻璃 (USG)、高密度等离子体(HDP )氧化物或化学气相淀积(CVD)氧化物的氧化硅 基材料，以便后续形成第一蚀刻层IIO。
如图18所示，用旋涂法在第二蚀刻层112上形成第二光刻胶层114，经过 曝光显影工艺，在第二光刻胶层上定义图形开口113;在显影后的第二光刻胶 层114的图形开口 113侧壁用刻蚀过程中原位沉积的方法形成第一侧墙l 15;以 第二光刻胶114和第一侧墙115为掩膜，沿图形开口113刻蚀第二蚀刻层112形 成第一开口，所述第一开口的临界尺寸比图形开口113的临界尺寸小。本实施例中，第一侧墙115的厚度为lnm 10nm;具体例如lmn、 2nm、 3nm、 4nm、 5nm、 6nm、 7nm、 8nm、 9nm或10nm等，优选厚度为5nm;第一侧墙115 的材料为含碳、硅和氟等的聚合物。
本实施例中，刻蚀第二蚀刻层112所采用的刻蚀方法是干法蚀刻。
所述图形开口113的临界尺寸为150nm 400nm，具体例如150nm、 200nm、 250nm、 300nm、 350nm或400nm等。
参考图19，用上述方法在第一开口侧壁上沉积第二侧墙116，以第二光刻 胶层114、第一侧墙115和第二侧墙116为掩膜，沿第一开口刻蚀第二蚀刻层 112,形成临界尺寸比第一开口小的第二开口；同理在第二开口侧壁上沉积第 三侧墙117,以第二光刻胶层114、第一侧墙115、第二侧墙116和第三侧墙117 为掩膜，沿第二开口刻蚀第二蚀刻层112，继续减小图形开口113的临界尺寸， 形成第三开口；在第三开口侧壁上沉积第四侧墙118,以第二光刻胶层114、 第一侧墙115、第二侧墙116、第三侧墙117和第四侧墙118为掩膜，沿第三开 口刻蚀第二蚀刻层112至露出蚀刻层110,形成预定临界尺寸的第四开口119。
除实施例外，刻蚀第二蚀刻层112至露出第一蚀刻层110时可能会在第 四开口 119内有第二蚀刻层112残余，对于第二蚀刻层112残余，在后续用灰 化法及湿法蚀刻法去除第二光刻胶层114、第一侧墙115、第二侧墙116、第 三侧墙117和第四侧墙118同时也会被去除。或者在形成预定临界尺寸的第 四开口 119后，由于不需要再于第四开口 119上形成侧墙以进一步减小第四 开口 119临界尺寸，因此第四开口 119内有较多残余第二蚀刻层，可以在后 续刻蚀第一蚀刻层110过程中将第四开口 119内残余第二蚀刻层一起刻蚀去 除。
本实施例中，预定临界尺寸的第四开口 119的临界尺寸大小为 30nm 100腦，具体例力口 30nm、 40nm、 50nm、 60nm、 70nm、 80nm、 90nm
18或100nm等。
所述第二侧墙116、第三侧墙117及第四侧墙118的厚度为lnm 10nm;具 体例力口lnm、 2nm、 3nm、 4nm、 5nm、 6nm、 7nm、 8nm、 9nm或10nm等，4尤 选厚度为5nm;材料为含碳、硅、氟等的聚合物。
参考图20，用灰化法及湿法刻蚀法去除第二光刻胶层114、第一侧墙115、 第二侧墙116、第三侧墙117和第四侧墙118;以第二蚀刻层112为掩膜，沿第 四开口119刻蚀第一蚀刻层110及第一绝缘层102,形成预定临界尺寸的接触孔 120,所述接触孔120的临界尺寸比定义在第二光刻胶层上的接触孔图形(即 图形开口)的临界尺寸小。
接着在接触孔120中进行后续的填充步骤，使第二蚀刻层112与半导体衬 底100上的其它金属层层电接触。
图21至图24是本发明在快闪存储器制作过程中减小接触孔临界尺寸的 实施例示意图。如图21所示，在半导体衬底200上用化学气相沉积法形成厚 度为800埃 1200埃的导电层202，所述导电层202的材料为多晶硅；用化学 气相沉积法在导电层202上形成厚度为50埃~400埃的第一蚀刻层204，所述 第一蚀刻层204的材料是Si02、 SiN或Al203等，本实施例优选氧化硅-氮化 硅-氧化硅层(ONO );用化学气相沉积法在蚀刻层204上形成厚度为450埃 550埃的第二蚀刻层206，所述第二蚀刻层206的材料为多晶硅；然后在第 二蚀刻层206上旋涂光刻胶层208。
在形成导电层202之前，在半导体衬底200上形成有栅极、源极及漏极以 及层间介电层(未示出)，可以通过光刻工艺部分刻蚀层间介电层以形成金 属插塞(未示出)并暴露层间介电层下面的区域，使导电层202与层间介电层 下面的区域电接触。
本实施例中，第一蚀刻层204采用氧化硅-氮化硅-氧化硅层，其中在导电层202上的第一氧化硅层的厚度为35埃~45埃；氮化硅层的厚度为55 埃~65埃；位于氮化硅层上的第二氧化硅层的厚度为35埃~45埃。
如图22所示，经过曝光、显影工艺后，在光刻胶层208上定义接触孔图形 形成图形开口210;在显影后的光刻胶层208图形开口210侧壁用刻蚀过程原位 沉积聚合物方法形成第一侧墙211;以光刻胶层208和第一侧墙211为掩膜，沿 图形开口210刻蚀第二蚀刻层206,形成第一开口，所述第一开口的临界尺寸 比图形开口的临界尺寸小。
本实施例中，第一侧墙211的厚度为lnm 10nm;具体例如lnm、 2nm、 3nm、 4nm、 5nm、 6nm、 7nm、 8nm、 9nm或10nm等，优选厚度为5nm;第一侧墙211
的材料为含碳、硅、氟等的聚合物。
本实施例中，蚀刻第二导电层206所采用的刻蚀方法是干法蚀刻；所采用 的是Cl2、 HBr和He的混合气体,比例为Cb: HBr: He=30: 70: 200，蚀刻的 时间为4s 6s、具体例如4s、 5s或6s等。
参考图23，用上述方法在第一开口侧壁上沉积第二侧墙212，以光刻胶层 208、第一侧墙211和第二侧墙212为掩膜，沿第一开口刻蚀第第二蚀刻层206, 进一步减小图形开口210的临界尺寸，形成第二开口；同理在第二开口侧壁沉 积第三侧墙213，以光刻月交208、第一侧墙211、第二侧墙212和第三侧墙213为 掩膜，沿第二开口刻蚀第二蚀刻层206，形成临界尺寸比第二开口小的第三开 口；在第三开口側壁上沉积第四側墙214，以光刻胶层208、第一侧墙211、第 二侧墙212、第三侧墙213和第四侧墙214为掩膜，沿第三开口刻蚀第二蚀刻层 206至露出蚀刻层204，形成预定临界尺寸的第四开口215,所述第四开口215 的临界尺寸为最终接触孔所需的临界尺寸。
除实施例外，刻蚀第二蚀刻层206至露出蚀刻层204时可能会在第四开 口 215内有第二蚀刻层206剩余，对于第二蚀刻层206剩余，在后续用灰化法及湿法蚀刻法去除光刻胶层208、第一側墙211、第二侧墙212、第三侧墙 213和第四侧墙214同时也会被去除。或者在形成预定临界尺寸的第四开口 215后，由于不需要再于第四开口 215上形成侧墙以进一步减小第四开口 215 临界尺寸，因此第四开口 215内有较多剩余第二蚀刻层，可以在后续刻蚀蚀 刻层204过程中将第四开口 215内剩余第二蚀刻层一起刻蚀去除。
本实施例中，临界尺寸的第四开口215的临界尺寸为30nm 100nm,具体 例如nm、 40nm、 50腦、60nm、 70nm、 80nm、 90nm或100nm等。
所述第二侧墙212、第三侧墙213及第四侧墙214的厚度为lnm 10nm;具 体例如lnm、 2nm、 3nm、 4nm、 5nm、 6nm、 7nm、 8nm、 9nm或10nm等,优
选厚度为5nm;材料为含碳、硅、氟等的聚合物。
参考图24，用灰化法及湿法蚀刻法去除光刻胶208、第一侧墙211、第二 侧墙212、第三侧墙213和第四侧墙214;以第二蚀刻层206为掩膜，沿临界尺 寸达到预定大小的第四开口216刻蚀第一蚀刻层204至露出导电层202，形成接 触孔216,所述接触孔216的临界尺寸比定义在光刻胶层上的接触孔图形(即 图形开口)的临界尺寸小。
接着在接触孔216中进行后续的填充步骤，使第二蚀刻层206通过接触孔 215中的导电物质与导电层202电接触。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何 本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和 修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
权利要求
1.一种半导体器件的制作方法，其特征在于，包括下列步骤在半导体衬底上依次形成第一蚀刻层和第二蚀刻层；在第二蚀刻层上形成光刻胶层，经过曝光显影工艺，在光刻胶层上形成定义半导体器件的图形开口；在图形开口侧壁形成第一侧墙，以光刻胶层及第一侧墙为掩膜刻蚀第二蚀刻层，形成第一开口；在第一开口侧壁形成第二侧墙，以光刻胶层、第一侧墙及第二侧墙为掩膜刻蚀第二蚀刻层，形成第二开口；......在第N-1开口侧壁形成第N侧墙，以光刻胶层及第一侧墙、第二侧墙......第N侧墙为掩膜刻蚀第二蚀刻层至露出第一蚀刻层，形成预定临界尺寸的第N开口；去除光刻胶层及第一侧墙、第二侧墙......第N侧墙；以第二蚀刻层为掩膜，沿第N开口刻蚀第一蚀刻层，形成预定临界尺寸的半导体器件。
2. 根据权利要求1所述半导体器件的制作方法，其特征在于所述第一侧 墙……第N侧墙的厚度为lnm 10nm。
3. 根据权利要求2所述半导体器件的制作方法，其特征在于所述第一侧 墙......第N侧墙的材料为聚合物。
4. 根据权利要求3所述半导体器件的制作方法，其特征在于所述聚合物含 碳、硅和氟。
5. 根据权利要求1所述半导体器件的制作方法，其特征在于所述图形开口 的临界尺寸为150nm 400nm。
6. 根据权利要求5所述半导体器件的制作方法，其特征在于所述第N开口 的预定临界尺寸为30nm 100nm。
7. —种半导体器件的制作方法，其特征在于，包括下列步骤 在半导体衬底上依次形成第一蚀刻层和第二蚀刻层；在第二蚀刻层上形成光刻胶层，经过曝光显影工艺，在光刻胶层上形成定 义半导体器件的图形开口；在图形开口侧壁形成第 一侧墙，以光刻胶层及第 一侧墙为掩膜刻蚀第二蚀刻层至露出第 一蚀刻层，形成预定临界尺寸的第 一开口 ； 去除光刻胶层及第一侧墙；以第二蚀刻层为掩膜，沿第一开口刻蚀第一蚀刻层，形成预定临界尺寸的 半导体器件。
8. 根据权利要求7所述半导体器件的制作方法，其特征在于所述第一侧墙 的厚度为lnm 10nm。
9. 根据权利要求8所述半导体器件的制作方法，其特征在于所述第一侧墙 的材料为聚合物。
10. 根据权利要求9所述半导体器件的制作方法，其特征在于所述聚合物含 碳、硅和氟。
11. 根据权利要求7所述半导体器件的制作方法，其特征在于所述图形开口 的临界尺寸为150nm 400nm。
12. 根据权利要求11所述半导体器件的制作方法，其特征在于所述第一开口 的预定临界尺寸为30nm 100nm。
13. —种半导体器件的制作方法，其特征在于，包括下列步骤 在半导体衬底上依次形成第一蚀刻层和第二蚀刻层；在第二蚀刻层上形成光刻胶层，经过曝光显影工艺，在光刻胶层上形成定 义半导体器件的图形开口；在图形开口侧壁形成第 一侧墙，以光刻胶层及第 一侧墙为掩膜刻蚀第二蚀 刻层，形成第一开口；在第一开口侧壁形成第二侧墙，以光刻胶层、第一侧墙及第二侧墙为掩膜刻蚀第二蚀刻层，形成第二开口；在第N-1开口侧壁形成第N侧墙，以光刻胶层及第一侧墙、第二侧墙…… 第N侧墙为掩膜刻蚀第二蚀刻层，形成预定临界尺寸的第N开口，所述第 N开口内有残余第二蚀刻层；去除光刻胶层、第一侧墙、第二侧墙……第N侧墙及第N开口内残余第二 蚀刻层；以第N开口外第二蚀刻层为掩膜，沿第N开口刻蚀第一蚀刻层，形成预定 临界尺寸的半导体器件。
14. 根据权利要求13所述半导体器件的制作方法，其特征在于用灰化法及湿 法刻蚀法去除光刻胶层、第一侧墙、第二侧墙……第N侧墙及第N开口内 残余第二蚀刻层。
15. —种半导体器件的制作方法，其特征在于，包括下列步骤 在半导体衬底上依次形成第一蚀刻层和第二蚀刻层；在第二蚀刻层上形成光刻胶层，经过曝光显影工艺，在光刻胶层上形成定 义半导体器件的图形开口；在图形开口侧壁形成第 一侧墙，以光刻胶层及第 一侧墙为掩膜刻蚀第二蚀 刻层，形成第一开口；在第一开口侧壁形成第二侧墙，以光刻胶层、第一侧墙及第二侧墙为掩膜 刻蚀第二蚀刻层，形成第二开口；在第N-l开口侧壁形成第N侧墙，以光刻胶层及第一侧墙、第二侧墙…… 第N侧墙为掩膜刻蚀第二蚀刻层，形成预定临界尺寸的第N开口，所述第 N开口内有残余第二蚀刻层；去除光刻胶层及第一侧墙、第二侧墙……第N侧墙；以第N开口外第二蚀刻层为掩膜，沿第N开口刻蚀第N开口内残余第二 蚀刻层和第一蚀刻层，形成预定临界尺寸的半导体器件。
全文摘要
一种半导体器件的制作方法，包括在半导体衬底上依次形成第一蚀刻层和第二蚀刻层；在第二蚀刻层上形成光刻胶层，经过曝光显影工艺，在光刻胶层上形成定义半导体器件的图形开口；在图形开口侧壁形成第一侧墙，以光刻胶层及第一侧墙为掩膜刻蚀第二蚀刻层至露出第一蚀刻层，形成预定临界尺寸的第一开口；去除光刻胶层及第一侧墙；以第二蚀刻层为掩膜，沿第一开口刻蚀第一蚀刻层，形成预定临界尺寸的半导体器件。经上述步骤，步骤简化，成本降低，降低了半导体器件临界尺寸减小过程中产生的误差。
文档编号H01L21/00GK101295623SQ20071004025
公开日2008年10月29日 申请日期2007年4月24日 优先权日2007年4月24日
发明者洪中山 申请人:中芯国际集成电路制造(上海)有限公司