专利名称：记忆单元及其制造方法
技术领域：
本发明涉及一种半导体与集成电路制造 忆单元的浮置栅极结构的改良方法以及具有 的快闪记忆单元。
背景技术：
半导体制造的趋势为利用缩减晶片上的元件尺寸来增加电路积集度。 目前已发展出许多新技术来实现这样的趋势。举例而言，通常利用使用波长为193nm或157nm的光源的深紫外线(DUV)技术，来提升半导体制造中的米制造工艺r至于电路积集度，'自我对准技术已增进电路积集度的程度。
由于应用新制造程序或新结构，非挥发性记忆单元(储存资料时无须电 源的记忆单元)的尺寸已获得缩减。许多记忆元件已经祐:设计或应用在非挥 发性记忆体中。 一种常见的元件为快闪式可抹除程式化唯读记忆体 (Erasable and Programmable Read-Only Memory; EPROM)。 一般而言,快闪式可抹除程式化唯读记忆体至少包括一个大记忆单元矩阵形成于基材 上，其中每个记忆单元由浮置栅极电晶体所构成。快闪式记忆单元的浮置 栅极电晶体一般至少包括一浮置栅极位于一控制栅极与基材的 一通道区之 间。浮置栅极透由薄绝缘膜或层而与控制栅极及通道区电性隔离。藉由从 浮置栅极移除(抹除)电子或将电子放置(程式化)在浮置栅极上，来操作快 闪式记忆单元。这样的程序可藉由在控制栅极与源极或漏极之间施加电压 来达成，其中这样的程序称为福勒-诺德汉(Fowler-Nordheim)穿隧。
快闪式记忆单元的浮置栅极可由覆盖有氧化物掩模的导电(例如多晶 硅)栅极层所构成，其中氧化物掩模隔离浮置栅极与字线。传统的氧化方法 通常用以于在基材上制作记忆单元矩阵期间形成浮置栅极氧化掩模。图1 绘示具有二个不同区域110与120的基材100,其中传统的第一浮置栅极结 构111与第二浮置栅极结构121形成在此区域110与120上。形成在基材 100的第一区域110上的第一浮置栅极结构111至少包括第一穿隧氧化层 112位于基材100上，第一浮置栅极113位于第一穿隧氧化层112上，且第 一氧化掩模114位于第一浮置栅极113上。形成在基材100的区域120上 的第二浮置栅极结构121至少包括第二穿隧氧化层122位于基材100上，第 二浮置栅极123位于第二穿隧氧化层122上，且第二氧化掩模124位于第特别是涉及一种制造快闪记
二浮置栅极123上。第一氧化掩模114与第二氧化掩模124是利用传统氧 化方法所制成，且第一氧化掩模114与第二氧化掩模124实质上具有相同 厚度。
已发展出数个新制造工艺以达成快闪式记忆体尺寸的持续缩减。其中 一个制造工艺为化学机械研磨(CMP)浮置栅极制造工艺。图2绘示具有二个 不同区域210与220的基材200,其中利用现存的化学机械研磨浮置栅极制 造工艺形成第一浮置栅极结构211与第二浮置栅极结构221于区域210与 220上。形成在基材200的第一区域210上的第一浮置栅极结构211至少包 括第一穿隧氧化层212位于基材200上，第一浮置栅极213位于第一穿隧 氧化层212上，且第一氧化掩模214位于第一浮置栅极213上。形成在基 材2 0 0的区域2 2 0上的第二浮置栅极结构2 21至少包括第二穿隧氧化层2 2 2 位于基材200上，第二浮置栅极223位于第二穿隧氧化层222上，且第二 氧化掩模224位于第二浮置栅极223上。
虽然化学机械研磨制造工艺改善了贴近效应(亦即，利用氧化方法所产 生的氧化掩模延伸穿过二浮置栅极之间的狭窄空间并将这两个浮置栅极桥 接在一起)，且形成了方形上氧化掩模外型，而可降低记忆单元对记忆单元 的桥接的可能性，并可使尺寸趋于下降，但是氧化掩模214与224的厚度 并未实质相同，如图2所示。不一致的氧化掩模厚度不合需求地加宽可抹 除程式化唯读记忆体的顺向穿隧电压(Forward Tunneling Voltage; FTV) 的范围。此外，如图2所示，浮置栅极213与223的尖端区域213. 1与223. 1 上相对厚的氧化掩模材料(圈起处)会增加栅极的顺向穿隧电压，而减緩记 忆单元的抹除效能。
因此，需要一种具有降低且较均匀的顺向穿隧电压的浮置栅极结构。
由此可见，上述现有的记忆单元及其制造方法显然仍存在有不便与缺 陷，而亟待加以进一步改进。为了解决记忆单元及其制造方法存在的问题， 相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计 被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是 相关业者急欲解决的问题。因此如何能创设一种新的记忆单元及其制造方 法，便成了当前业界极需改进的目标。
有鉴于上述现有的记忆单元及其制造方法存在的缺陷，本发明人基于 从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运 用，积极加以研究创新，以期创设一种新的记忆单元及其制造方法，能够 改进一般现有的记忆单元及其制造方法，使其更具有实用性。经过不断的 研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本 发明。
发明内容
本发明的目的在于，克服现有的记忆单元制造方法存在的缺陷，而提供 一种新的记忆单元的制造方法，所要解决的技术问题是可使其浮置栅极的 尖端区域的掩模厚度相对薄且均匀，如此一可降低浮置栅极的顺向穿隧电 压，并可缩减记忆单元对记忆单元的顺向穿隧电压范围，从而更加适于实 用。
本发明的另一目的在于，克服现有的记忆单元存在的缺陷，而提供一 种新的记忆单元，所要解决的技术问题是使其浮置栅极具有较低的顺向穿 隧电压，且其记忆单元对记忆单元的顺向穿隧电压范围较窄，因此不仅可 改善浮置栅极的抹除效能，更可提供更均匀的记忆单元对记忆单元的抹除 效能，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据
本发明提出的一种记忆单元的制造方法，至少包括以下步骤形成一浮置 栅极于一基材上，该浮置栅极具有一尖端；形成一掩模于该浮置栅极上，该 掩模具有一部分邻近于该尖端，且该掩模的该部分具有一已知厚度；以及 蚀刻该掩才莫以降低该掩;f莫的该部分的该已知厚度。
本发明的目的及解决其技术问题还釆用以下技术措施来进一步实现。 前述的记忆单元制造方法，更至少包括形成一控制栅极于该浮置栅极上。
前述的记忆单元制造方法，其中该基材、该浮置栅极与该控制栅极定 义出一记忆单元。
前述的记忆单元制造方法，其中该记忆单元至少包括一快闪式记忆单
元o
前述的记忆单元制造方法，其中形成该浮置栅极的步骤至少包括形成 一浮置栅极层于该基材上；形成一沟渠于该浮置栅极层中；以一绝缘材料 填充该沟渠；以及对该绝缘材料进行一平坦化步骤。
前述的记忆单元的制造方法，其中形成该浮置栅极的步骤更至少包括 于形成该沟渠的步骤前，形成一终止层于该浮置栅极层上，其中该终止层 作为该平坦化步骤的制造工艺终点；以及于该平坦化步骤后，移除该终止 层。
前述的记忆单元的制造方法，其中进行该平坦化步骤时是利用 一化学 机械研磨制造工艺。
前述的记忆单元的制造方法，其中该尖端遭到削尖。 前述的记忆单元的制造方法，其中蚀刻该掩模的步骤尖锐化该削尖尖端。
前述的记忆单元的制造方法，其中进行蚀刻该掩模的步骤时是利用一等向性蚀刻制造工艺。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种记忆元件，至少包括 一基材；至少二浮置栅极设于该基 材上，每一该些浮置4册极具有一尖端； 一掩一莫设于每一该些浮置栅极上，每 一该些掩模具有一部分邻近于各自的该些浮置栅极的该尖端，且每一该些掩模的该部分具有一降低厚度；以及一控制栅极设于每一该些浮置栅极上。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的记忆单元，其中所述的掩模的具该降低厚度的该些部分具有一均匀厚度。
前述的记忆单元，其中所述的记忆元件至少包括一快闪式记忆元件。
前述的记忆单元，其中所述的浮置栅极与对应的该些控制栅极定义出一记忆单元。
前述的记忆单元，其中所述的记忆单元至少包括多个快闪式记忆单元。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下
根据一实施例，提出一种记忆单元的制造方法，至少包括形成一浮置栅极于一基材上，此浮置栅极具有一尖端；形成一掩模于浮置栅极上，此 掩模具有一部分邻近于上述尖端，且此掩模的此部分具有一已知厚度；以及 蚀刻前述掩模以降低此掩模的此部分的已知厚度。
在一些实施例中，此方法更至少包括形成一控制4册;f及于上述浮置栅极上。在一些实施例中，上述基材、浮置栅极与控制栅极定义出一记忆单元。 在一些实施例中，前述记忆单元至少包括一快闪式记忆单元。
在另一些实施例中，上述形成浮置栅极的步骤至少包括形成一浮置栅极层于基材上；形成一沟渠于浮置栅极层中；以一绝缘材料填充沟渠；以 及对绝缘材料进行一平坦化步骤。在一些实施例中，前述形成浮置栅极的 步骤更至少包括于形成沟渠的步骤前，形成一终止层于浮置栅极层上，其 中终止层作为前述平坦化步骤的制造工艺终点；以及于平坦化步骤后，移除 终止层。在一些实施例中，进行前述平坦化步骤时是利用 一化学机械研磨 制造工艺。
在一些实施例中，上述尖端遭到削尖。在一些实施例中，蚀刻掩模的步骤尖锐化前述削尖尖端。
在一些实施例中，上述进行蚀刻掩模的步骤时是利用 一等向性蚀刻制造工艺。
根据另一实施例，提出一种记忆单元的制造方法，至少包括形成至少二浮置栅极于一基材上，每一浮置栅极具有一尖端；形成一掩模于每一浮置栅极上，每一掩模具有一部分邻近于各自的浮置栅极的尖端，且每一掩模的此部分具有一已知厚度，其中这些掩模的这些部分的已知厚度彼此
不同；以及蚀刻这些掩模以将这些掩模的这些部分的已知厚度缩减至一降 低厚度。在一些实施例中，前述掩模的具降低厚度的部分具有一均匀厚度。
根据一实施例，提出一种记忆元件，至少包括 一基材；至少二浮置 栅极设于基材上； 一掩模设于每一浮置栅极上，每一掩模具有一部分邻近 于各自的浮置栅极的尖端，且每一掩模的此部分具有一降低厚度；以及一 控制栅极设于每一浮置栅极上。在一些实施例中，前述掩模的具降低厚度 的这些部分具有一均匀厚度。在一些实施例中，记忆元件至少包括一快闪 式记忆元件。在一些实施例中，每一浮置栅极与对应的控制栅极定义出一 记忆单元。在一些实施例中，该些记忆单元至少包括多个快闪式记忆单元。
借由上述技术方案，本发明记忆单元及其制造方法至少具有下列优点
本发明的记忆单元的制造方法，能够使其浮置栅极的尖端区域的掩模 厚度相对薄且均匀，如此一可降低浮置栅极的顺向穿隧电压，并可缩减记 忆单元对记忆单元的顺向穿隧电压范围，从而更加适于实用。
本发明的记忆单元，其浮置栅极具有较低的顺向穿隧电压，且其记忆 单元对记忆单元的顺向穿隧电压范围较窄，因此不仅可改善浮置栅极的抹 除效能，更可提供更均匀的记忆单元对记忆单元的抹除效能，从而更加适 于实用。
综上所述，本发明特殊的记忆单元及其制造方法其不论在产品结构、制 造方法或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用 及实用的效果，且较现有的记忆单元及其制造方法具有增进的多项功效，从 而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用 的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的 技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和 其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附 图，详细"^兌明如下。
图1是绘示一具有二不同区域的基材的正视图，其中第一与第二浮置 栅极结构依传统方式形成在此二区域上。
图2是绘示一具有二不同区域的基材的正视图，其中第一与第二浮置 栅极结构利用现存化学机械研磨浮置栅极制造工艺形成在此二区域上。
图3至图ll是绘示一种制作快闪式记忆单元的浮置栅极结构的改良方 法的一实施例的部分剖面流程图，其中此快闪式记忆单元具有降低且较均 匀的顺向穿隧电压。
图12是绘示利用本改良方法所制成的浮置栅极结构的顺向穿隧电压与 顺向穿隧电压范围的条状图，以及利用习知方法所制成的浮置栅极结构的 顺向穿隧电压与顺向穿隧电压范围的条状图。
100:基材 110:区域
111:浮置栅极结构 112:穿隧氧化层
113:浮置栅极 114:氧化掩模
120:区域 121:浮置栅极结构
122:穿隧氧化层 123:浮置栅极
124:氧化掩模 200基材
210:区域 211浮置栅极结构
212:穿隧氧化层 213浮置栅极
213.1:尖端区域 214氧化掩模
220:区域 221浮置栅-极结构
222:穿隧氧化层 223浮置栅极
223.1:尖端区域 224氧化掩模
300:基材 301绝缘层
302:浮置栅极层 303化学机械研磨终止层
304:底部抗反射覆盖层 305光阻层
306:开口 307沟渠
308:填充层 310区域
311:浮置栅极结构 312穿隧氧化层
313:浮置栅极 313.1:尖端区域
314:氧化掩模 320区域
321:浮置栅极结构 322穿隧氧化层
323:浮置栅极 323.1:尖端区域
324:氧化掩模 330内介电绝缘层
341:控制栅极 351控制栅极
400:浮置栅极结构 410浮置栅极结构
Tl:厚度 T2:厚度
具体实施例方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功 效，以下结合附图及较佳实施例，对依据本发明提出的记忆单元及其制造方 法其具体实施方式
、结构、制造方法、步骤、特征及其功效，详细说明如后。
图3至图ll是绘示一种制作快闪式记忆单元的浮置栅极结构的改良方
法的一实施例的部分剖面流程图，其中此快闪式记忆单元具有降低且较均
匀的顺向穿隧电压。此方法可使用0. 13科技中常用的化学机械研磨浮置栅 极制造工艺来局部形成快闪式记忆单元的浮置栅极结构。如图12所示，利 用本方法所形成的浮置栅极结构410具有较习知浮置栅极结构400低的顺 向穿隧电压与较窄的记忆单元对记忆单元顺向穿隧电压范围。较低的顺向 穿隧电压可改善浮置栅极结构的抹除效能，而较窄的顺向穿隧电压范围可 提供从记忆单元对记忆单元的更均匀抹除效能。在此所描述的快闪式记忆 单元可应用在嵌入式记忆体应用，包括但不限于智慧卡与通讯集成电路。
首先，请参照图3,可提供基材300,其中基材300至少包括第一区域 310与第二区域320 (记忆体记忆单元将形成于其上)。在一实施例中，第一 区域310位于基材300的中央，而第二区域320则位于基材300的边缘。 绝缘层301、浮置栅极层302、化学机械研磨终止层303、底部抗反射覆盖 (BARC)层304与光阻层305可均形成于基材300上的第一区域310与第二 区域320中。
基材300可为硅基材、硅锗基材、绝缘层上有硅(SOI)基材、III-V族 化合物基材、或任何其他具有半导体特性的基材或晶圓。
绝缘层301可为氧化硅层、氮化硅层、或任何其他可作为穿隧介电质 的合适的一或多个绝缘层。可利用以氧气作为反应气体的热氧化制造工艺 来形成绝缘层301。亦可替代性地利用以硅曱烷(SiH4)与氧气作为反应气体
绝缘层301。
浮置栅极层302可由导电材料所组成。在一些实施例中，浮置栅极层 302可为多晶硅层、或可作为浮置栅极的任何其他合适层。可利用以硅曱烷 作为反应气体的常压化学气相沉积或低压化学气相沉积制造工艺来制作浮 置栅极层302。
化学机械研磨终止层303可为氮化硅层、氧化硅层、或任何其他可作 为化学机械研磨终止的合适的一或多层。可利用以二氯硅甲烷(SiChH2)与 氨(NH3)作为反应气体的常压化学气相沉积或低压化学气相沉积制造工艺来 制作化学机械研磨终止层303。
底部抗反射覆盖层304可由有机材料或无机材料，例如氮氧化硅，或 可作为底部抗反射覆盖层的任何其他合适材料所组成。底部抗反射覆盖层 304最小化来自于化学机械研磨终止层303的反射，且底部抗反射覆盖层 304可避免干扰光阻层305的精确图案化。
光阻层305已经过微影图案化、曝光与显影，藉以形成开口 306位于 底部抗反射覆盖层304 (在基材300的第一区域310与第二区域320中)上。
图4是绘示在基材300上进行浮置栅极蚀刻制造工艺后的基材300，其
中图案化的光阻层305作为蚀刻掩模。在一实施例中，可利用非等向性干 蚀刻制造工艺来进行浮置栅极蚀刻制造工艺。浮置栅极蚀刻制造工艺蚀刻 部分的底部抗反射覆盖层304，其中受到蚀刻的部分为图案化光阻层305中 的开口 306所暴露出的部分。此蚀刻制造工艺形成数个沟渠307，其中这些 沟渠307延伸而完全穿过底部抗反射覆盖层304与化学机械研磨终止层 303，并终止于浮置栅极层302。应选择蚀刻制造工艺，以形成在浮置栅极 层302中具有倾斜沟渠外型(圈起处)的沟渠307。
在沟渠307形成后，利用任何合适的灰化制造工艺移除光阻层305与 底部抗反射覆盖层304，如图5所示。举例而言，进行灰化制造工艺时，可 利用氧气来干蚀刻基材300。进行灰化制造工艺时，亦可替代性地利用硫酸 (H2S04)与过氧化氬(H202)来湿蚀刻基材300。
如图6所示，可形成共形填充层308于基材300上。填充层308的厚 度可完全充填沟渠307。填充层308可为介电层，例如二氧化硅。可利用以 硅曱烷与氧气作为反应气体的高密度电浆化学气相沉积(HDP-CVD)、常压化学气相沉积或低压化学气相沉积制造工艺来制作填充层308。在一实施例中，填充层308 (利用高密度电浆化学气相沉积所生成的氧化物)的厚1约为 1200A。
随后，利用化学机械研磨制造工艺平坦化图6所示的基材300。图7是 绘示经平坦化后的基材300。平坦化制成进行至暴露出化学机械研磨终止层 303,且在第一区域310与第二区域320中的填充层308与化学机械研磨终 止层303同高为止。化学机械研磨制造工艺通常在整个晶圓上产生不均匀 结果，其中较于基材300的边缘处(第二区域320),在基材300的中央(第 一区域310)中较多的化学机械研磨终止层303及较多的填充层308遭到移 除。因此，基材300的第一区域310中的填充层308的厚度不同于(例如， 如所示般较薄)第二区域320中的填充层308的厚度(例如，如所示般较厚)。
随后，移除化学机械研磨终止层303,如图8所示。由图8中可轻易看 出第一区域310与第二区域320之间的填充层308的厚度变化。可利用蚀 刻制造工艺移除化学机械研磨终止层303。在一实施例中，此蚀刻制造工艺 至少包括在氢氟酸(HF)中蚀刻约90秒，接着在磷酸0^04)中蚀刻约1800 秒。
在化学机械研磨终止层303移除后，蚀刻浮置栅极层302与绝缘层301， 以定义出在基材300的第一区域310上的第一浮置栅极结构311以及在基 材300的第二区域320上的第二浮置栅极结构321，其中第一浮置栅极结构 311至少包括第一穿隧氧化层312与第一浮置栅极313,第二浮置栅极结构 321至少包括第二穿隧氧化层322与第二浮置栅极323，如图9所示。填充 层308的留存部分在此制造工艺期间作为硬蚀刻掩模，并在第一浮置栅极结构311的第一浮置栅极313与第二浮置栅极结构321的第二浮置栅极323 上形成第一氧化掩模314与第二氧化掩模3M。可利用连续数道非等向性蚀 刻制造工艺来进行蚀刻。在一实施例中，可利用例如氯气、或溴化氢(HBr) 来蚀刻浮置栅极层302。可利用例如在稀释的氢氟酸溶液中的湿蚀刻，来蚀刻绝缘层301。
如图9所示，化学机械研磨制造工艺提供了具有方形顶端外型的第一 氧化掩模314与第二氧化掩模324。第一氧化掩模314与第二氧化掩模324 的方形顶端外型可使得第一氧化掩模314与第二氧化掩模324的关键尺寸 (CD)获得准确控制。受到不均匀化学机械研磨制造工艺的影响，第一氧化 掩模314与第二氧化掩模324具有相当不同的厚度L与T2，亦即厚度L可 大于厚度L约IOOA至约300A,而且相对厚的氧化掩模材料留在第一浮置栅 极313的尖端区域313. 1与第二浮置栅极323的尖端区域323. 1上。
图10是绘示在基材300上进行等向性蚀刻制造工艺以移除第一浮置栅 极313的尖端区域313. 1与第二浮置栅极323的尖端区域323. 1上的相对 厚的氧化掩模材料后的基材300。因此，可降低第一氧化掩模314与第二氧 化掩模324的圈起区域的厚度。第一氧化掩模314与第二氧化掩模324的 圈起区域具有相对均匀的厚度，其中厚度范围介于约IOOA与约500A之间， 而使第一浮置栅极313的尖端区域313. 1与第二浮置栅极323的尖端区域 323. 1尖锐化。在一实施例中，等向性蚀刻制造工艺可至少包括于稀释氢氟 酸中湿式蚀刻约50秒至约150秒。氧化掩模314与氧化掩模324的这些部 分或区域的均匀厚度可缩小记忆单元的顺向穿隧电压的范围，并转而提供 更均匀的记忆单元对记忆单元抹除效能。此外，这些氧化掩模部分或区域 的经缩减厚度可降低浮置栅极结构的顺向穿隧电压，而可改善或加速记忆 单元的抹除效能。
在图11中，可藉由利用例如砷、磷或硼作为4参质进行离子植入制造工 艺，以在基材300中形成源极/漏极区(未绘示)；形成内介电绝缘层330在 浮置栅极结构311与321上；以及接着形成第一控制栅极341与第二控制 栅极351于内介电绝缘层330上来完成记忆单元的制作。内介电绝缘层330 可为氧化硅层、氮氧化硅层、多重氧化物-氮化物-氧化物层、或任何可电 性隔离第一控制栅极341及第二控制栅极351与其各自的浮置栅极313及 3"的任何一或多层绝缘层。可利用以例如硅甲烷与氧气作为反应气体的常 压化学气相沉积或低压化学气相沉积制造工艺来制作内介电绝缘层330。第 一控制栅极341与第二控制栅极351可由导电层所组成，其中导电层的材 料可例如为多晶硅、硅化鵠、或任何其他可作为控制栅极的一或多个材料。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式 上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利 用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实 施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对 以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术 方案的范围内。
权利要求
1. 一种记忆单元的制造方法，其特征在于至少包括以下步骤形成一浮置栅极于一基材上，该浮置栅极具有一尖端；形成一掩模于该浮置栅极上，该掩模具有一部分邻近于该尖端，且该掩模的该部分具有一已知厚度；以及蚀刻该掩模以降低该掩模的该部分的该已知厚度。
2、 如权利要求1所述的记忆单元的制造方法，其特征在于更至少包括 形成一控制栅极于该浮置栅极上。
3、 如权利要求2所述的记忆单元的制造方法，其特征在于其中该基材、 该浮置栅极与该控制栅极定义出 一记忆单元。
4、 如权利要求3所述的记忆单元的制造方法，其特征在于其中该记忆单元至少包括一快闪式记忆单元。
5、 如权利要求1所述的记忆单元的制造方法，其特征在于其中形成该 浮置栅极的步骤至少包括形成一浮置栅极层于该基材上； 形成一沟渠于该浮置栅极层中； 以 一绝缘材料填充该沟渠；以及 对该绝缘材料进行一平坦化步骤。
6、 如权利要求5所述的记忆单元的制造方法，其特征在于其中形成该 浮置栅极的步骤更至少包括于形成该沟渠的步骤前，形成一终止层于该浮置栅极层上，其中该终 止层作为该平坦化步骤的制造工艺终点；以及 于该平坦化步骤后，移除该终止层。
7、 如权利要求5所述的记忆单元的制造方法，其特征在于其中进行该 平坦化步骤时是利用 一化学机械研磨制造工艺。
8、 如权利要求1所述的记忆单元的制造方法，其特征在于其中该尖端 遭到削尖。
9、 如权利要求8所述的记忆单元的制造方法，其特征在于其中蚀刻该 掩模的步骤尖锐化该削尖尖端。
10、 如权利要求1所述的记忆单元的制造方法，其特征在于其中进行 蚀刻该掩^^莫的步骤时是利用一等向性蚀刻制造工艺。
11、 一种记忆元件，其特征在于至少包括一基材；至少二浮置栅极设于该基材上，每一该些浮置栅极具有 一 尖端； 一掩模设于每一该些浮置栅极上，每一该些掩模具有一部分邻近于各自的该些浮置栅极的该尖端，且每一该些掩模的该部分具有一降低厚度； 以及一控制栅极设于每一 该些浮置栅极上。
12、 如权利要求11所述的记忆元件，其特征在于其中该些掩模的具该 降低厚度的该些部分具有一均匀厚度。
13、 如权利要求11所述的记忆元件，其特征在于其中该记忆元件至少 包括一快闪式记忆元件。
14、 如权利要求11所述的记忆元件，其特征在于其中每一该些浮置栅 极与对应的该些控制栅极定义出一记忆单元。
15、 如权利要求14所述的记忆元件，其特征在于其中这些记忆单元至 少包括多个快闪式记忆单元。
全文摘要
本发明是有关于一种记忆单元及其制造方法。一种具降低且较均匀的顺向穿隧电压的快闪式记忆单元的浮置栅极结构的制造方法。此方法至少包括形成至少二浮置栅极于一基材上；形成一掩模于每一浮置栅极上，每一掩模具有一部分邻近于各自的浮置栅极的一尖端，且每一掩模的部分具有一已知厚度，其中这些掩模的部分的已知厚度彼此不同；以及蚀刻上述掩模以将这些掩模的部分的已知厚度缩减至一降低厚度，其中这些掩模的具降低厚度的部分具有一均匀厚度。
文档编号H01L21/28GK101207031SQ20071010685
公开日2008年6月25日 申请日期2007年4月29日 优先权日2006年12月21日
发明者刘世昌, 朱文定, 罗际兴, 蔡嘉雄 申请人:台湾积体电路制造股份有限公司