专利名称：可缩放的应变fet器件及其制备方法
技术领域：
本发明涉及半导体器件，更特别地，涉及通过加入可缩放的 应力沟道表现出改进性能的场效应晶体管(FET)。
背景技术：
把C M O S器件缩放到更小尺寸的能力使集成电路得到连续不 断的性能增强。此外，除了经济考虑，器件设计和材料方面的约 束正在妨碍器件在缩放方面的进一步改进。由于缩放方面的约束 带来正在快速接近的界限，在该界限之上工艺和经济约束使得额 外的缩放处理没有了吸引力，所以人们开发出新的技术来不断提 高器件性能。
已经得到普及的一种选择是在半导体器件衬底内强加能够有 利地用来调节器件性能的某种机械应力。例如，在硅中，当硅膜 受到压应力时空穴迁移率增加，而当硅膜受到张应力时电子迁移 率增加。因此，为了增强此类器件的性能，可以在p-FET和/或n-FET 的沟道区内有利i也产生压应力和/或张应力。然而，不管是压应力 还是张应力，相同的应力分量会对p-FET器件和n-FET器件的性 能造成不同的影响。可选地，硅中的压应力在增强p-FET的性能 的同时，对n-FET的性能造成不利影响，而张应力在增强n-FET 的性能的同时，对p-FET的性能造成不利影响。因此，为了获得 性能增强，p-FET和n-FET需要不同类型的应力，在同时制备高性 能p-FET器件和n-FET器件时，这带来了一种挑战，原因在于难 以同时向p-FET施加压应力并向n-FET施加张应力。
在p-FET器件和n-FET器件的沟道区内产生所需的压应力和 张应力的一种方法是利用分开的压应力和张应力电介质膜覆盖p-FET器件和n-FET器件，以便分别向n-FET器件和p-FET器件 施力口张应力和压应力。
另一个重要问题是器件尺寸越来越小的趋势。研究人员已经 研究了工艺缩放对降低几乎所有已知应力增强工艺的有效性方面 的影响。例如，更紧的PC间距、更短的多晶硅叠层和嵌入SiGe (以及嵌入碳)降低了应力衬垫的沟道应力，其中更小的 RX-past-PC尺寸降低了有效性。因此，当从一个工艺节点转移到 下一个节点时，必须找到用来克服与缩放有关的降级的方法，并 且找到用来进一步改善工艺性能的附加选项。传统上，这是利用 强力实现的，即利用更高的应力衬垫、eSiGe中更高的锗含量等等， 或者通过显著变更器件材料/结构，如嵌入SiC。
目前，应力器件是由在栅极区、栅极区附近的衬底的暴露表 面和硅化物接触的顶上有利地形成的应力诱发衬垫制造的。例如， 在同一受让人的发明人为Xiangdon Chen等的美国专利号 7,002,209中找到此类应力器件的例子。该专利描述了用于形成与 栅极导体的侧壁相接触的衬垫的方法。当使用薄的侧壁隔离物时， 应力诱发衬垫处在薄的侧壁隔离物的上面，以至薄的侧壁隔离物 4巴应力诱发衬垫和栅极区分离开来。应力诱发衬垫是在产生压应 力和张应力的条件下沉积的。然而，上述专利中描述的方法仅限 于使用单一应力衬垫。
由不断缩小的嵌线尺寸引起的控制高性能工艺的另 一 个问题 是在降低栅电极导体的间距时应力的缺失引起的。这种现象在近 期的文献中有所描述，更特别地，参见论文"1-D and 2-D effects in uniaxially-strained dual etch stop layer stressor integrations", 作者 Paul Grudowski et al.，发表于Digest of Technical Papers of the 2006 Symposium on VLSI Technology。其中描述了高应力双蚀刻停止层 集成的2-D边纟彖效应和1-D多间距响应的详细的电气和仿真特性， 以及这些效应如何影响可实现的晶体管性能增益和改进的电路设 计。用作应力物的接触蚀刻停止层已经显示了显著的性能改善，
特别是在双集成中使用时。然而，因不断缩小器件引起的问题依 然存在。
传统缩放方法强加的另 一 个问题是在降低栅极导体的高度时 应力的缺失引起的。这种现象也在近期的文献中有所描述，更特
别地，参见论文"MOSFET Current Drive Optimization Using Silicon Nitride Capping Layer for 65-nm Technology Node",作者S. Pidin et al, 发表于Digest of Technical Papers of the 2004 Symposium on VLSI Technology-其中描述了器件沟道应力对高应力蚀刻停止层 的栅极高度的响应的仿真特性。因此建立以下折衷，亦即在栅极 高度减少的传统缩放益处，即由减少的栅极侧壁区引起的寄生电 容减少以及应力村垫给予沟道的应力之间的折衷。
为了更好地理解本发明的优势，其各个方面和优点，以下描 述现有技术的应力互补FET器件，目的是在与常规现有技术器件 相比时区分本发明的器件结构。
参照图la,该图表示一对互补FET器件(即，n-FET和p-FET), 用于说明为引起所需的迁移率增益已对其进行构图的晶体管顶上 的第一应力村垫。第一应力衬垫可以是张力或压力型的，并且厚 度为40nm-lOOnm,通常为50nm。图la中的应力衬垫是使用标准 光刻和蚀刻工艺进行构图的，其中应力衬垫留在器件的顶上，导 致有利于增加载子迁移率的机械应变。张应力衬垫给予增加电子 迁移率的应力，而压应力衬垫给予增加空穴迁移率的应力。优选 地，应力衬垫为半导体加工中通常使用的任何电介质(SiN, Si02， SiCOH， Hf02, SiCN， Zr02),尽管SiN是优选使用的。
参照图lb，该图表示已对其第二应力衬垫进行构图的同一对 互补FET器件。第二应力衬垫应该提供与第一应力衬垫提供的应 力相反的应力并且该应力衬垫应该从第一应力衬垫覆盖的晶体管 中去除。例如，如果第一应力衬垫为张力，则第二应力衬垫应该 为压力。优选地，第二应力衬垫的厚度为40nm - 100nm，通常为 50nm。第二应力衬垫可以是半导体加工中使用的任何标准电介质
(SiN, Si02， SiCOH, Hf02， Zr02, SiCN)，尽管SiN是优选使 用的。
仍然参照图lb，如果第二应力衬垫是用与第一应力衬垫相似 的材料制成的，则在构图第二衬垫之后但是在沉积第二衬垫之前 沉积一个薄的氧化层，以便实现蚀刻选择性。
接着，参照图2,在硅晶片的顶上沉积另一个电介质层。该 电介质通常为低温Si02沉积，其厚度为150nm - 250nm,通常为 210nm。
参照图3，该图表示进行化学机械抛光(CMP)后的同一半导体 结构，其结果是利用半导体加工中通常使用的标准抛光步骤去除 了氧化物。优选地，将该氧化物去除直至露出栅极导体电极的顶 部，不保留氧化物。最终的表面必须是平坦的，没有表面形貌， 以使该表面直接在完全平坦化的目标FET之上。
当互补器件之间的间距随着工艺从一个节点转移到下一个节 点而收缩时，迄今为止所示的器件要经受明显的降级。在间距减 少期间，应力氮化硅膜界面的长度减少，实际上这会减少从衬垫 到硅膜和MOSFET沟道的应力耦合。另外，迄今为止所示的所得 应力诱发器件仍然容易由于栅极高度减少而降级。这是因为沟道 中的应力是由处于应力衬垫/侧壁隔离物/硅膜交叉点引起的边缘 力产生的，其强度依赖于多晶高度(poly height)，以及应力村垫 厚度，多晶间距(poly pitch)等等。
因此，业界需要形成双应力衬垫的工艺，其中通过减少多晶 硅高度，可以实现来自压力帽的增强n-FET应力，而在PC间距縮 放期间又不产生降级。
发明内容
因此，本发明的目的是通过加入可缩放的应力沟道提供表现 出改进性能的增强FET器件。
本发明的另 一个目的是通过在互补FET器件的栅极顶上提供
双应力衬垫来改善性 育b。
另一个目的是引发来自压力帽的不会随PC间距缩放处理而
降级的n-FET应力，并且来自压力帽的增强随栅极高度的减少而 增力口。
另一个目的是提供比相应张力配对物具有更高应力的压力衬藝。
还有另 一 个目的是在确保低实现成本的情况下使发明的结构 与取代栅极兼容。
才艮据本发明的一个方面，通过利用已知的双应力衬垫效应、 通过使用合适几何形状的压力氮化物构造以在n-FET沟道中引起 张应力、并同样采用张力氮化物用于p-FET中的压缩，使得CMOS FET器件的性能显著改善。
该方法特别重要的是其可缩放性。应力增强被设计成对PC 间距不敏感，明显的优势为，其通过减少栅极叠层的高度而增加。 另外，由于n-FET可以充分使用可利用压力衬垫获得的更高的应 力值(亦即，>3 GPa,对于张力而言，<1.5GPa),期望该方法 有相当可^L的优点。
本发明提供一种半导体器件，包括在衬底上彼此隔开的至 少一个n-沟道场效应晶体管(n-FET)和至少一个p-沟道场效应晶 体管(p-FET);以及覆盖至少一个n-FET的栅极的第一电介质应 激物层和覆盖至少一个p-FET的栅极的第二电介质应激物层，其 中该第一电介质应激物层是压应力的，而该第二电介质应激物层 是张应力的。
通过连同附图 一起参照本发明的下述说明，将更完整地理解 本发明及其优势，其中
图la是一个示意图，说明衬底上的现有技术的互补FET器 件，其中在选定区域(直至中线(MOL)电介质沉积)内沉积第
图lb是一个示意图，说明现有技术的一对互补FET器件，其 中在选定区域(直至MOL电介质沉积)内沉积第二村垫；
图2是一个示意图，说明图lb的两个现有技术的互补FET 器件，其中在两个器件的顶上沉积垫层氧化层；
图3是一个示意图，其中为使目标FET之上的表面平坦化而 优选地利用化学机械抛光去除多晶硅的顶部的氮化物层；
图4说明根据本发明优选实施例的改进的器件，其中在n-FET 栅极的顶上沉积压力氮化物帽，并且在p-FET 4册极的顶上沉积压 力氮化物帽或张力氮化物帽抑或包含注入弛豫(implant relaxation ) 的压力层的组合，其中在帽的两端引起边缘力；
图5说明根据本发明另一实施例的图4中所示的改进的器件， 其中利用压力氮化物帽盖住p-FET器件；以及
图6说明根据本发明另一个实施例的图4中所示的改进的器 件，其中为n-FET提供应力帽工艺，而使p-FET器件完全未盖帽。
具体实施例方式
在下面的描述中，阐述了许多具体细节，如特定结构、成分、 材料和尺寸，目的是透彻地理解本发明。然而，本领域的一般技 术人员容易理解，可以在没有上述具体细节的情况下实施本发明。 在其它例子中，没有详细地描述众所周知的结构或加工步骤，以 避免使本发明难以理解。
可以理解，诸如层、区域或村底的要素被称为是"在"另一 个要素"上面"时，它可以直接在其它要素上面，也可以存在居 间要素。相反，当一个要素被称为是"直接在"另一个要素"上 面，，时，不存在居间要素。同样可以理解，当一个要素被称为是 "连接"或"耦合"到另一个要素时，它可以直接连接或耦合到 其它要素，或者存在居间要素。相反，当一个要素被称为是"直 接连接"或"直接耦合"到另一个要素时，不存在居间要素。
图4表示根据本发明一个实施例的CMOS器件的横截面视图。
本发明为包括至少一个n-FET和至少一个p-FET的改进的 CMOS器件提供电介质应力物，最好为氮化物层，直接连接到各 FET器件的栅极，以下称为"帽"。电介质应力物帽在n-FET器 件和p-FET器件上提供所需的应力。
更具体地，CMOS器件包括位于n-FET有源区2上方的n-FET 以及位于p-FET有源区4上方的p-FET。 n-FET有源区2和p-FET 有源区4处于同一半导体衬底(未示出)中，由隔离区ll彼此分 开。n-FET有源区2包含带有源极和漏极硅化物接触21和23的 n-型源极和漏极掺杂区(未示出)。同样，p-FET有源区4包含带 有源极和漏极石圭化物接触41和43的p-型源极和漏极掺杂区(未 示出)。
分开的栅极结构， 一个是由(l)第一栅极导体24， (2)栅极金属 硅化物25和(3)至少一个隔离物27形成的，另一个包括(l)第二 栅极导体44，(2)第二栅极金属硅化物45和(3)至少一个隔离物47， 它们是分别在n-FET有源区2和p-FET有源区4上形成的。栅极 电介质22和42分别把n-FET有源区2和第一栅极导体24以及 p-FET有源区4和第二栅极导体44隔离开来。
利用应力层，优选地，利用n-FET顶上的压应力氮化物帽或 者利用压力氮化物帽或张力氮化物帽或包括注入弛豫的压应力氮 化物帽盖住n-FET和p-FET的相应4册才及。
优选地，电介质应力物帽层50和60包括可以调节或调整其 应力分布的任何合适电介质材料。优选地，但不是必须地，连续 电介质应激物层50包括SiN。
有利地，上述应激物层50和60是用选择UV-处理工艺形成 的，本发明的发明人已经发现其在把电介质膜的压应力转换为张 应力时特别有效。
现在更详细地描述用于形成图4所示的CMOS器件结构内的
电介质应力物帽50和60的典型加工步骤。请注意，在该图中， 该图不是按比例绘制的，并且利用相同的参考标号来表示相同的 和/或相应的要素。另外请注意在附图中，仅示出一个n-FET和一 个p-FET。尽管举例说明这样一种实施例，但是本发明并不限于形 成任何具体数目的n-FET和/或p-FET器件，并且可以容易地包括 阵列形成此类器件。
仍然参照图4，该图表示在沉积应力衬垫层(该图中的层C) 并对其进行构图后的半导体结构，其中经构图的层位于栅极上方 的中部。图4中的应力衬垫C的边缘给予沟道才几械应力，从而可 以增加载子的迁移率。
应力衬垫可以是半导体加工中使用的任何电介质(SiN, Si02， SiCOH, Hf02， Zr02, SiCN),尽管SiN是优选的。应力衬垫的 厚度为10nm- 800nm,但是40nm是优选的。应力衬垫产生压应 力或张应力；然而，压应力是优选的，因为压力SiN应力衬垫能 够比张应力衬垫获得更大的应力。优选地，典型压力SiN应力衬 垫具有的应力值为3GPa或更高，而张力SiN应力衬垫具有的应力 值为1.5GPa。业已发现，越大的压应力衬垫给予越多应力，从而 转换为越高的迁移率增益。
如上所述，压应力电介质层是由例如SiN制成的，利用等离 子增强化学气相沉积(PECVD)工艺或高密度等离子(HDP)工 艺容易形成SiN，上述工艺是在约300°C -约450。C的温度范围内 执行的，压力范围为约0.5torr-约6torr,等离子功率电平范围为 约100W-约1500W,使用的加工气体包括三曱基硅烷、NH3和 N2。
仍然参照图4,压应力衬垫(衬垫C)导致在晶体管沟道内提 供张力机械应力；因此，最好对n-FET晶体管上方的应力衬垫C 进行构图，以产生所需的性能增益。
回到前面描述的图lb，该图表示n-FET上面的张应力衬垫和 p-FET上面的压应力村垫。n-FET ( p-FET )的源极漏极区域上的
张力(压力)氮化物在沟道区域内引起张(压)应力，由此改善 沟道内的电子(空穴)迁移率。在硅内引起的应力的大小依赖于 (除别的因素之外)远离硅沟道的氮化物的横向宽度。在缩放处 理期间，由于嵌线尺寸缩小，相邻栅极彼此更加靠近。这导致氮 化物的横向宽度越来越小，从而在沟道中引起的应力也变小。
仍然参照图lb,虽然在源极和漏极区上面的氮化物膜在沟道 内引起张应力，但是相反地，在栅极顶上的张力氮化物在沟道内 引起的压应力使位于底部的氮化物膜产生的应力降低。另外，随 着栅极高度的减少，顶部的氮化物与沟道更接近，并且该氮化物 膜引起的压应力增加。因此，减少栅极高度同样会减少整个张力 氮化物膜引起的应力(对于氮化物膜中的给定应力而言)。
现在参照图4,仅仅去除n-FET顶部的张力氮化物，代之以 压力氮化物层。然后，正如附图所示的那样，对压力衬垫进行蚀 刻，从而在每个压力衬垫侧壁产生边缘力。在栅极顶上的压力氮 化物在硅沟道内引起张应力(与栅极顶上的张力氮化物膜早先引 起的应力相反)。这会增加源极-漏极区上方的张力氮化物引起 的张应力，从而增加沟道中的应力。使得栅极顶上的压力氮化物 与沟道更接近(亦即，通过减少栅极高度)将增加在沟道中引起 的张应力。最后，注意到在间距(两个相邻器件之间的距离)减 少时，压力氮化物的横向宽度(或长度)不需要缩放。本发明的 方法避免了按比例缩减间距时改善有所减弱的问题。最后，压力 氮化物膜的使用对具有约3.5 GPa的压力氮化物膜的n-FET器件特 别有益。这已被试验证实。相反，张力膜获得的最高应力的数量 级为1.5 GPa。
尽管以上发明是针对n-FET器件进行描述的，该结论同样适 用于p-FET,但保留各种应力膜的应力。因此，源极和漏极上方的 应力膜优选地是压力性的，而栅极上方的应力膜是张力性的。
为了获得最佳性能，应该同时在p-FET上面形成张应力衬垫 帽并在n-FET上面形成压应力衬垫帽。然而，通过选择性盖住
n-FET或p-FET，并对覆盖次最优配置的器件的应力帽执行注入驰 豫(亦即，p-FET具有压力帽，或n-FET具有张力帽)，可以以更 低的成本或更少的复杂性获得性能收益。可选地，可以使用硅衬 底，其某一型的FET对应力不太敏感，并使用单一应力衬垫帽， 以改善另一个的性能。例如，(001)硅晶片，沿<100>轴定向的栅 极导致对应力相当不敏感的p-FET。正如图5所示，在这种情况中， n-FET和p-FET上的压力帽是优选的，并且是这种结构的最经济的 实现。
如图4所示对压力衬垫C进行构图的一个优点是，构图的膜 的垂直边缘力引起的机械应力增加。来自边缘力的应力会增加沟 道中已经存在的来自应力衬垫B的机械应力。另外，现有技术的 压力衬垫能够获得比张力衬垫高得多的应力等级(压力为3.5GPa， 张力为1.5GPa)。在图la-lb (现有技术)所示的常规双应力衬垫 方法中，在n-FET晶体管的上面使用压力衬垫是不可能的，因为 它会在n-FET的沟道内产生不合需要的压应力(因为压应力降低 n-FET迁移率，但增加空穴迁移率)。然而，与平面上的经过构图 的压力衬垫(图4) 一起使用CMP (图3)产生平坦化的平面，将 引起在MOSFET的沟道内提供张应力的边缘力，并且已经证明这 对n-FET器件的改善是非常有益的。因此，这种结构使得在n-FET 晶体管上面使用更高的压应力膜有助于使性能达到最优。
图4所示的结构的另一个优点是降低对栅极之间的间隔的敏 感性。使用图la-图lb所示的现有技术的双应力衬垫的一个问题是， 应力随4册才及之间的间隔的缩减而减少。
现有技术的实践者认识到，在某些约束下，当栅极之间的间 隔缩小时，驱动电流会下降。产生这种降级是因为只有少量应力 村垫材料用于在MOSFET的沟道内施加应力。由于衬垫C的长度 (或体积)仅微弱依赖于2个栅极之间的距离，亦即，长度是间 距不敏感的，所以它施加的应力与工艺间距无关。
最后，本结构显示应力随栅极的厚度的减少而增加。在先进
CMOS工艺中减少厚度是合意的，并且仅能增强从经过构图的应 力衬垫C获得的应力。
参照图6,本发明的另一个实施例表示p-FET器件的栅极顶 上没有任何帽。这只有在另一个(亦即，互补)器件的对应栅极 上配备合适的应力帽时才是有效的。获得的益处比得上压力+注 入方案，但是它明显地节省了驰豫注入和附加光刻的成本。
尽管连同具体优选实施例 一起详细描述了本发明，但是根据 本发明的描述，许多选择方案、修改和变更对本领域的熟练技术 人员都是显然的。因此，期望所附权利要求书包含属于本发明之 真实范围和精神内的所有此类选择方案、修改和变更。
权利要求
1.一种半导体器件，包括在衬底上彼此隔开的至少一个n-沟道场效应晶体管(n-FET)和至少一个p-沟道场效应晶体管(p-FET)；以及覆盖所述至少一个n-FET的栅极的第一电介质应激物层和覆盖所述至少一个p-FET的栅极的第二电介质应激物层，其中所述第一电介质应激物层是压应力的，而所述第二电介质应激物层是张应力的。
2. 如权利要求1的半导体器件，其中所述第二电介质应激物层 是仅仅覆盖所述至少一个p-FET栅极和所述至少一个n-FET栅极之 一的氮化物帽。
3. 如权利要求2的半导体器件，其中所述第二电介质应激物层 是压力氮化物帽。
4. 如权利要求2的半导体器件，其中所述第二电介质应力物是 与注入弛予象相结合而为压应力的。
5. 如权利要求2的半导体器件，其中没有帽覆盖所述第二p-FET 栅极。
6. 如权利要求1的半导体器件，其中所述第一电介质应力物和 第二电介质应力物的厚度为40nm - 100nm。
7. 如权利要求1的半导体器件，其中所述第一电介质应激物层 是从由SiN、 Si02、 SiCOH、 Hf02和Zr02组成的组中选择的。
8. 如权利要求1的半导体器件，其中在沉积该第一电介质应力 物和第二电介质应激物层之前，使顶部暴露的表面平坦化，使其达 到基本等于所述n-FET和p-FET的高度的水平。
9. 一种半导体器件阵列，包括多个n-沟道场效应晶体管(n-FET)和p-沟道场效应晶体管 (p-FET ),每对所述n-FET和p-FET在衬底上彼此隔开；以及 分别覆盖每个所述n-FET的栅极的第一电介质应激物层和覆盖每个所述p-FET的栅极的第二电介质应激物层，其中所述第一电介 质应激物层是压应力的，而所述第二电介质应激物层是张应力的。
10. —种用于形成半导体器件的方法，包括 形成^f皮此隔开的至少一个n-沟道场效应晶体管(n-FET)和至少一个p-沟道场效应晶体管(p-FET);以及形成覆盖所述至少一个n-FET的栅极的第一电介质应激物层和 覆盖所述至少一个p-FET的栅极的第二电介质应激物层，其中所述 第一电介质应激物层是压应力的，而所述第二电介质应激物层是张 应力的。
11. 如权利要求10的方法，其中所述第二电介质应激物层是仅 仅覆盖所述至少一个p-FET栅极和所述至少一个n-FET栅极之一的 氮化物帽。
12. 如权利要求10的方法，其中覆盖所述至少一个p-FET的所 述第二电介质应激物层是张力氮化物帽。
13. 如权利要求10的方法，其中覆盖所述至少一个p-FET的所 述第二电介质应激物层是压力氮化物帽。
14. 如权利要求10的方法，其中覆盖所述至少一个p-FET的所 述第二电介质应激物层是与注入弛豫相结合的压力氮化物帽。
15. 如权利要求lO的方法，其中没有帽覆盖所述至少一个p-FET栅极。
16. 如权利要求10的方法，其中所述第一电介质应力物和第二 电介质应力物的厚度为40nm - lOOnm。
17. 如权利要求10的方法，其中所述第一电介质应激物层是从 由SiN、 Si02、 SiCOH、 Hf02和Zr02组成的组中选择的。
全文摘要
通过利用已知的双应力衬垫效应并使用合适几何形状的压力氮化物以在n-FET沟道内引起压应力，并在p-FET内引起张应力，描述了具有增强性能的CMOS FET器件。应力增强被设计成对PC间距不敏感，并且随多晶硅叠层的高度的减少而增加，以至可缩放性有助于所述的性能改善。n-FET充分使用能够在压力衬垫中获得的较高的应力值，其应力值大于3GPa，而张力衬垫的应力值小于1.5GPa。
文档编号H01L27/092GK101207126SQ20071017021
公开日2008年6月25日 申请日期2007年11月15日 优先权日2006年12月22日
发明者B·J·格林, S·贾恩, W·K·亨森 申请人:国际商业机器公司