多层电极结构的制作方法

专利名称：多层电极结构的制作方法
技术领域：
本发明一般地涉及集成电路设计，并尤其涉及存储装置 的设计与制造。
背景技术：
随着非易失性存储体的体积越来越小、可靠的储存容量 越来越大，其应用也越来越广泛。大体积的外部数据储存装 置逐渐被特殊应用的储存装置所取代，进而产生"记忆棒
(memory stick)"等微小的存储卡，可储存数十亿位元的 数据。
在此储存容量之下，功率消耗变得很重要。当具有数十 亿个元件时，每一存储储存单元的功率消耗必须非常低。对 于这种装置的功能与容量而言，将功率消耗降到最低是非常 重要的目标。
在本领域中的重要技术之一，为各种形式的电阻随机存 取存储体(RRAM)，如下所详述。美国专利申请第11/155， 067 号，标题为 "Thin Film Fuse Phase Change Ram And Manufacturing Method"，申请人与本申请相同，此案详述 了上述的技术，并列为本申请的参考。
如该案所详述，利用了此种技术的存储元件的操作， 在元件内部快速而有效地加热。多种方法被提出来改善此现 象，其中包括了在存储元件中防止热量流失的方法。
"获得最优化的功率消耗"在此研究领域中，但并未成 为关键的议题。目前的存储元件着重于公知手段中，将电流 耦合到存储元件本身。此领域未记载在存储元件中如何协助 产生热量。

发明内容
本发明的一方面，为一种电极结构，其包括两个并联的 电流路径。多个大致为平板型的电极以堆叠方式形成，最外 层提供了电接点，并定义穿越此堆叠的第一电流路径。两侧 壁导体层形成而邻接至电极层堆叠的两端点，两侧壁导体层 限定了第二电流路径。侧壁导体层的端点与电极层导电接点 位于同一平面，使得电极结构导电接点各自由一组侧壁层端 点与一电极导电接点所形成。


图la-lc示出本发明的一实施例及其变体；
图Id示出图lb与图1C的实施例的操作；
图2a与图2b示出包括本发明实施例的存储元件的实施
例；
图3a-3e示出本发明工艺的实施例；
图4a与图4b示出另一本发明工艺的实施例；
图5a与图5b示出本发明另一实施例的工艺；
图6a-6e示出用以制造本发明另一实施例的工艺。
具体实施例方式
以下将详述一种电极结构，其提供优选的热性能，以使 得本领域技术人员可实施本发明。在附图中所示出的实施例 也将被讨论。本领域技术人员将可以理解，以下会描述多个 替代方法，而其他方法也可被理解。本发明本身以权利要求 所界定，如下所详述。
图la示出了电极结构的基本实施例10。如图所示，此 电极大致为平板型，并且接点区域适合与电路元件形成电接 触。此电极包括两层，底层14与顶层12。可以了解的是， 在此所用的"底"与"顶"仅用于标示，而非用以指任何功
能上的重要性。图中所示出的装置可以侧面方式形成(亦即
从图示方向旋转90度)或上下翻转(旋转180度)，而不改 变其功能。
研究发现，以多层形成电极可减少在装置之内所传导的 热量。无论各层由不同材料或相同材料所构成，此现象均已 确认，使得多层结构与相同厚度但为单一材料所构成的单层 相较之下，具有较低的导热性。此外，此现象也给予设计者 较大的弹性，以设计出在特定条件下可提供特定特征条件的 结构。在此，优选地选择具有适合的导热与导电性、以及电 阻的材料，而形成电极层。优选的材料包括氮化钛、氮化钽、 或钽。需要注意的是，在此的设计条件之一，制造不完美的 接口，而显示了高电阻与低导热性。因此，优选使用具有良 好阻挡特性的材料如氮化钛等，而非使用较为活性因而较容 易与邻近材料键合的材料，例如钛。氮化钛可以利用化学气 相沉积(CVD)而沉积，而所有材料可利用物理气相沉积(PVD) 而沉积，如该领域所公知。优选地，这些层的厚度介于0.3 至20纳米之间，更优选为约5纳米。研究发现，在本实施 例中，薄膜可制造较有效的接口。
图la的结果是一种电极结构，其可提供特定的电流与 电压，但不会如同现有技术装置一样快速地导热。此特征的 重要性如下所详述。
如图la所示，包括了两层不同材料。事实上，层的数 目可随需要改变。设计者可根据如所需要的总电阻与导热 性、多层沉积工艺的成本或时间、以及其他本领域中所考虑 的因素，而选择所需要的层数。在此以下，以两层来表示多 层装置，但读者可以了解的是，此结构表示任何数目的层数 均可使用。
对于电极结构20的电性与热性质的额外控制，通过外 加侧壁导体26所实现，如图lb所示。在此，顶与底层22、 24对应于图la所标示的，且侧壁导体位于此二层的两侧。
在本实施例中，侧壁导体的材料为钛。侧壁导体的位置使得 其端点与导电元件位于同平面，使得每一侧壁导体提供了从 一电极延伸至另一电极的电流路径，其间没有材料或元件变
化。优选地，侧壁的厚度介于0.3至20纳米之间，最优选 为5纳米。
需要注意的是，此设计可包括侧壁导体，也可不包括， 视应用需求而定。在以下的讨论中，大致均包括侧壁导体， 但本领域技术人员可以理解，此元件并非本发明的必要元 件。
另一实施例是在此结构加上导体材料层。如图lc所示， 电极30不只包括顶与底电极元件32、 34以及侧壁导体36, 还包括导体层37、 38。这些层由与金属化层相关的材料所 构成。举例而言，可使用铜金属化。其他类型的金属化如铝、 氮化钛、含钨材料等，亦可用于此。同时，非金属导电材料 如掺杂多晶硅等，亦可用于此。在此实施例中的电极材料优 选为氮化钛或氮化钽。或者，电极可为氮化铝钛或氮化铝钽， 或可包括一种以上选自下列组中的元素钛、钨、钼、铝、 钽、铜、铂、铱、镧、镍、钌、及其合金。如上所述，材料 稳定性是重要的设计条件。因此，大部分实施例使用了钽/ 氮化钽/氮化钛/硅氮化钽。在一实施例中，此特征通过对材 料进行高度掺杂而更加明显。
侧壁导体的稳定效果，可参考图lc与图ld。图lc中 央的堆叠层元件(图lc中的层32、 34、 37与38)以串联 方式排列，使得每一元件直接加总到总电阻，因此
RL 二 R32 + R34 + R37 + R38 (方程式1)
其中RL为电极中央部分的电阻，而各分量则是每一层 的电阻。然而，侧壁导体与各层元件并联，产生图ld所示 的等效电路，其中各层元件产生电阻RL，而侧壁导体产生 电阻RS。在此所排列的为并联电路，其电阻计算为
RE = (RL) (RS) / (RL+RS)(方程式2)
图lc实施例的应用之一，如图2a的存储单元200所示， 其大致包括顶电极210、底电极220、以及位于这两个电极 之间并与这两个电极接触的存储元件230。此电极以相同方 式形成，因此仅标示顶电极210。如前所述，电极的元件包 括顶与底电极元件202、 204、 二导体层207、 208、以及侧 壁导体206。
在电极之间为存储元件，由电阻随机存取存储(RRAM) 材料所构成。多种材料己被证明在制造RRAM时相当有用， 如下所述。
一种重要的RRAM材料为硫属化物。硫属化物包括下列 四元素中的任意一种氧(0)、硫(S)、硒(Se)、以及碲
(Te)，形成元素周期表上第VI族的部分。硫属化物包括将 硫属元素与更为正电性的元素或自由基结合而得。硫属化合 物合金包括将硫属化合物与其他物质如过渡金属等结合。硫 属化合物合金通常包括一个以上选自元素周期表第六栏的 元素，例如锗(Ge)以及锡(Sn)。通常，硫属化合物合金 包括下列元素中一个以上的复合物锑(Sb)、镓(Ga)、铟
(In)、以及银(Ag)。由于硫属化物通过形成两固态相而实 现其双存储性能，每一固态相会显示一特征电阻值，这些材 料称为"相变化"材料或合金。
许多以相变化为基础的存储材料已经被描述于技术文 件中，包括下列合金镓/锑、铟/锑、铟/硒、锑/碲、锗/ 碲、锗/锑/碲、铟/锑/碲、镓/硒/碲、锡/锑/碲、铟/锑/ 锗、银/铟/锑/碲、锗/锡/锑/碲、锗/锑/硒/碲、以及碲/ 锗/锑/硫。在锗/锑/碲合金家族中，可以尝试大范围的合金 成分。此成分可以下列特征式表示TeaGebSb，-(a+b)，其中a 与b代表了所组成元素的原子总数为100%时，各原子的百 分比。 一位研究员描述了最有用的合金为，在沉积材料中所
包含的平均碲浓度远低于70%,典型地低于60%,并在一般 形式合金中的碲含量范围从最低23%至最高58%，且最优选 介于48%至58%的碲含量。锗的浓度高于约5%，且其在材料 中的平均范围从最低8%至最高30%， 一般低于50%。最优选 地，锗的浓度范围介于8%至40%。在此成分中所剩下的主要 成分则为锑。(Ovshinky '112专利，栏10 11)由另一研 究者所评估的特殊合金包括Ge2Sb2Te5、 GeSb2Te4、以及 GeSb4Te7 。 ( Noboru Yamada ， " Potential of Ge-Sb-Te Phase-change Optical Disks for High—Data-Rate Recording", 57Yf pp. 28-37 (1997))更一般地，
过渡金属如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂 (Pt)、以及上述的混合物或合金，可与锗/锑/碲结合以形成 相变化合金，其包括可编程的电阻性质。可使用的存储材料 的特殊范例，如0vshinsky ' 112专利中栏11-13所述，其 范例在此列入参考。
相变化合金能在此单元有源沟道区域内依其位置顺序 在材料为一般非晶状态的第一结构状态与为一般结晶固体 状态的第二结构状态之间切换。这些材料至少为双稳定态。 此词汇"非晶"用以指相对较无次序的结构，其较之单晶更 无次序性，而带有可检测的特征如较之结晶态更高的电阻 值。此词汇"结晶态"用以指相对较有次序的结构，其较之 非晶态更有次序，因此包括可检测的特征，例如比非晶态更 低的电阻值。典型地，相变化材料可电切换至完全结晶态与 完全非晶态之间所有可检测的不同状态。其他受到非晶态与 结晶态的改变而影响的材料特征包括，原子次序、自由电子 密度、以及活化能。此材料可切换成为不同的固态、或可切 换成为由两种以上固态所形成的混合物，提供从非晶态至结 晶态之间的灰阶部分。此材料中的电性质亦可能随之改变。
相变化合金可通过施加电脉冲而从一种相态切换至另 一相态。先前观察指出，较短、较大幅度的脉冲倾向于将相
变化材料的相态改变成大体为非晶态。较长、较低幅度的脉 冲倾向于将相变化材料的相态改变成大体为结晶态。在较 短、较大幅度脉冲中的能量够大，因此足以破坏结晶结构的 键合，同时够短因此可以防止原子再次排列成结晶态。在没 有不适当实验的情形下，可以利用实验方法决定特别适用于 特定相变化合金的适当脉冲量变曲线。在后续的叙述中，相
变化材料以GST指称，而可以了解的是，也可使用其他类型 的相变化材料。 一种可用于PCRAM的材料为Ge2Sb2Te5。
其他可编程电阻存储材料也可用于本发明的其他实施 例中。此种材料之一为超巨磁阻(CMR)材料，其在磁场中 会大幅改变电阻值。此种材料一般为含锰的钙钛矿氧化物， 且电阻值的改变一般在数量级的幅度内。优选的RRAM化学 式为PrxCayMn03，其中x:y = 0. 5:0.5，或其他成分为x: 0 1; y: 0 1。包括锰氧化物的超巨磁阻材料也可被使用。
另一RRAM材料为双元素化合物，例如NixOy、TixOy、Al力y、
WxOy、 ZnxOy、 ZrxOy、 CUxOy等，其中x:y= 0.5:0.5，或其他 成分为x: 0 1; y: 0 1。同时，也可使用掺杂有铜、碳 六十、银等的聚合物，包括 TCNQ (7， 7， 8， 8-tetracyanoquinodimethane) 、 PCBM
(methanofullerene 6，6-phenyl C61-butyric acid methyl ester) 、 TCNQ-PCBM、 Cu-TCNQ、 Ag-TCNQ、 C60_TCNQ、以其他 物质掺杂的TCNQ、或任何其他聚合物材料，其包括以电脉 冲控制的双稳定或多稳定电阻态。
如前所述，图2a的电极元件提供了理想的电压与电流 电平，但并不会如同现有技术一般将热量快速导离RRAM元 件230。此RRAM元件因此保留了电流产生的大部分热量， 进而减少用以在RRAM的中产生理想热量水平所需要的电流 输入，因而较容易改变这些元件相关的状态。
图2b示出了另一实施例250，其中多层元件220的高 电阻率、以及所伴随的热量增加，受到控制以提供热量至
RRAM装置230、 240。除此改变之外，其他的次元件以及元 件成分与上述的部分相同。
用以制造上述电极元件的工艺实施例，如图3a-3e所 示。在图3a中，此工艺从在衬底上沉积顶电极材料2、底 电极材料4、以及导电材料层7、 8衬底开始。需要注意的 是，设计者可以自由地选择特定的材料以及层数，从仅具有 顶与底电极的简单结构到多层导电层，无论是否具有侧壁导 体均可。举例而言，在此所示的结构具有两层导电材料层、 顶与底电极、以及一组侧壁导体。
此沉积作用可利用此领域的公知技术所进行，优选由 CVD与PVD工艺进行。特定工艺由所选定的材料本质而决定， 如本领域中所公知。
在初始沉积后，此工艺继续进行以建立层堆叠的尺寸， 如图3b所示，其从掩模9的沉积开始，其位置与尺寸生成 具有理想横向尺寸的堆叠。此工艺使用了公知的光刻工艺， 以生成如图3c所示的堆叠1。
侧壁导体以数个步骤形成。首先，如图3d所示， 一层 侧壁导体材料6被沉积，产生覆盖整个堆叠及其周围区域的 层结构。如同前一沉积，此工艺优选使用公知技术进行。
通过使用各向异性蚀刻移除从堆叠横向延伸的材料、以 及至少部分堆叠顶端的材料，而移除多余的材料，接着使用 化学机械研磨工艺(CMP)而将已经完成的电极元件的上表 面平面化，生成电极30，如同先前图lc中所示。此平面化 必须受到控制，以外露顶电极32的上表面，同时确保两侧 壁导体36以及顶电极位于同一平面。
另一变体实施例如图4a与图4b所示。在此，优选将电 介质层49加到侧壁导体46上。如图4a所示，此工艺将接 着从侧壁导体材料的沉积步骤开始(图3d)，进行电介质层 49的沉积。电介质材料优选包括二氧化硅、聚亚酰胺、氮 化硅、或其他公知的电介质材料。之后则进行公知的各向异性蚀刻步骤，以定义此结构的横向尺寸，接着以CMP进行平坦化步骤，产生如图4b所示 的结构。
上述的各种实施例，均以称为"叠置"的工艺所进行。 以相同原理所进行的替代方法，如图5a与图5b所示。在此， 电极元件50在衬底中生成并填满凹口而形成电极元件50。 如图所示，提供衬底51，如同制造晶圆一般，并在衬底中 形成凹口 53。接着，进行连续沉积步骤，其与上述相同， 而沉积顶与底电极层52、 54，以及导电材料层57、 58。这 些层结构填满了凹口 53，生成了 "层叠"效果。所生成的 结构被平坦化，以移除延伸至凹口 53上的材料层，如图5b 所示。
用以形成此一电极结构的工艺，可参照图6a-6d而获得 详述。在此，电极结构60包括衬底61，并在衬底中形成栓 塞65，如图6a所示。此栓塞作用为导电接点，优选由如钨 等耐热金属所构成，且使用公知方法形成于衬底中。其他耐 热金属包括钛、钼、铝、钽、铜、铂、铱、镧、镍、钌、及 其氧化物。
凹口 67形成于衬底中，如图6b所示，优选由择优蚀刻 工艺所进行，并选择对于栓塞有高蚀刻速率而对衬底材料有 较低蚀刻速率的工艺。如图所示的优选结构中，适合的实施 例包括钨蚀刻工艺。
接着使用连续沉积步骤、然后进行CMP而完成电极60， 如图6c与图6d所示。与其他电路元件的接触由栓塞元件 65以及顶电极62完成。
如本领域所公知，在具有相当高深宽比的开口中沉积， 例如栓塞元件65，可能在所沉积材料中产生深裂缝。被沉 积的材料倾向于沿着所沉积结构的边缘共形地沉积，留下空 洞或裂缝，而非均匀实心的材料。后续的蚀刻或CMP步骤可 将裂缝打开，但裂缝仍可能留在沉积结构中。因为其共形性
很高，钨特别容易发生这种现象，如图6e所示，即使蚀刻 到相当深度之后，裂缝69在栓塞元件中仍然可见。在此种 情形中，后续沉积的材料可能无法与先前形成的材料产生完 全的接触，产生较差的层间接触。
本发明可减轻上述的问题，因为电极材料以及相关结构 在填满如裂缝69的沟槽时相当有用。此材料确保了在电极 材料与栓塞65的钨金属之间，良好而连续的接触。
虽然本发明己参照优选实施例来加以描述，需要了解的 是，本发明并未受限于其详细描述内容。替换方式及修改样 式已于先前描述中所建议，并且其他替换方式及修改样式将 为本领域技术人员所想到。特别是，根据本发明的结构与方 法，所有具有实质上等同于本发明的构件结合而实现与本发 明实质上相同的结果的都不脱离本发明的精神范畴。因此， 所有这种替换方式及修改样式都将落在本发明在所附权利 要求及其均等物所界定的范畴之中。任何在前文中提及的专 利申请以及印刷文本，均列为本发明的参考。
权利要求
1、一种电极结构，包括多个电极层，其形状大致为平板状并形成为堆叠，最外层提供导电接点，并限定第一电流路径通过所述堆叠；以及侧壁导体层，形成而邻接所述电极层堆叠的两侧，所述两侧壁导体层限定第二电流路径，其中所述侧壁导电层的端点与所述电极层的导电接点位于同一平面，使得电极结构导电接点各自由一组侧壁层端点以及电极层导电接点所形成。
2、 如权利要求1所述的电极结构，其中所述第一与第 二电流路径形成并联电阻。
3、 如权利要求2所述的电极结构，其中所述第一与第 二电极层沉积于半导体结构中。
4、 如权利要求2所述的电极结构，其中所述电极层由 选自下列组中的材料所构成氮化钛、氮化钽、与钽。
5、 如权利要求4所述的电极结构，其中所述电极结构 为高度掺杂。
6、 如权利要求2所述的电极结构，还包括多个电极层对。
7、 如权利要求2所述的电极结构，其中所述侧壁导体 由钛所构成。
8、 如权利要求2所述的电极结构，其中所述多个电极 层为薄膜，且其厚度介于约0.3至20纳米之间。
9、 如权利要求2所述的电极结构，其中所述多个电极 层为薄膜，且其厚度约为5纳米。
10、 如权利要求2所述的电极结构，其中所述多个侧壁 导体层为薄膜，且其厚度介于O. 3至20纳米之间。
11、 如权利要求2所述的电极结构，其中所述多个侧壁 导体层为薄膜，且其厚度约为5纳米。
12、 如权利要求2所述的电极结构，其中所述电极结构 在相邻的RRAM材料层之间提供电接触。
13、 如权利要求2所述的电极结构，其中所述电极结构 与RRAM材料元件邻接，以提供用于所述RRAM材料的电接点 与热绝缘。
14、 如权利要求2所述的电极结构，其中选择所述电极 层材料以表现出高电阻率以及低导热性。
15、 一种电极结构，包括衬底层，其中具有凹口并在所述凹口的内部具有第一导 体接点而可存取；多个电极层连续地内衬于所述凹口的内部；第二导体，其与所述多个电极层的最外层形成电接点。
16、 如权利要求15所述的电极结构，其中所述电极层 沉积于半导体结构中。
17、 如权利要求15所述的电极结构，其中所述电极层由选自下列组中的材料所构成氮化钛、氮化钽、与钽。
18、 如权利要求17所述的电极结构，其中所述电极材 料经高度掺杂。
19、 如权利要求15所述的电极结构，其中选择所述电 极层材料以显示出高电阻率以及低导热性。
20、 一种用以制造电极结构的方法，包括下列步骤 沉积多层电极材料； 修剪所述沉积结构至预定宽度；在所述电极材料结构上共形地沉积一层侧壁导体材料； 蚀刻所述沉积结构以从所述电极结构的上表面移除所 述侧壁导体材料，并修剪所述电极结构至预定宽度。
21、 如权利要求20所述的方法，还包括下列步骤 在所述蚀刻步骤之前，在所述侧壁导电材料上沉积一层电介质填充材料；以及进行所述蚀刻步骤，以留下一层电介质填充材料，其附 着到所述侧壁导体材料的外表面。
22、 如权利要求20所述的方法，其中所述电极层由选 自下列组中的材料所构成氮化钛、氮化钜、与钽。
23、 如权利要求20所述的方法，其中所述多个电极材 料经高度掺杂。
24、 如权利要求20所述的方法，其中所述侧壁导体层 由钛所构成。
全文摘要
一种多层电极结构，包括两并联的电流路径。多个大致为平板状的电极层以堆叠方式形成，最外层提供电接点，并限定第一电流路径穿过此堆叠。两侧壁导体层形成而邻接于电极层堆叠的两个端点，两侧壁导体层定义了第二电流路径。侧壁导体层的端点与电极层导电接点位于同一平面，使得电极结构导电接点各自由一组侧壁层端点与电极层导电接点所形成。
文档编号H01L45/00GK101207180SQ20071019960
公开日2008年6月25日 申请日期2007年12月11日 优先权日2006年12月15日
发明者陈士弘 申请人:旺宏电子股份有限公司