专利名称：形成半导体器件的图案的方法
技术领域：
本发明涉及这样一种形成半导体器件的图案的方法，该方法包括通过 使用离子植入工序的双重图案化方法形成与传统分辨率相比相对更 微小的图案。
背景技术：
传统的双重图案化通常通过下述两种方法之一来执行。 第一种方法包括两次形成线宽间距比为1: 3的线/距图案，该图 案具有双倍(2: l)节距。由于在第一种方法中重合度影响了临界尺
寸(CD)，因此需要准确地调节重合度以确保合适的CD均一性。
第二种方法包括形成线宽间距比为1: 3的线/距图案，在线图 案的侧壁处形成间隙壁，并且利用间隙壁作为硬掩模形成需要的图 案。作为选择，第二种方法包括形成线宽间距比为l: 3的线/距图 案，在线图案的侧壁处形成间隙壁，在间隙壁上沉积另一种材料，并 且移除间隙壁以获得需要的图案。在该方法中对CD的调节也受到重 合度的影响；当间隙壁不竖直时，蚀刻的轮廓质量较差。
发明内容
本发明的实施例旨在提供这样一种形成半导体器件的图案的方 法，所述方法包括通过使用离子植入工序的双重图案化方法形成与传 统分辨率相比相对更微小的图案。
根据本发明的一个实施例，形成半导体器件的图案的方法包括 在半导体基板的底层上形成第一硬掩模薄膜、第一光阻膜和第二硬掩
模薄膜；在所述第二硬掩模薄膜上形成第二光阻图案；利用所述第二 光阻图案作为蚀刻掩模蚀刻所述第二硬掩模薄膜，以形成第二硬掩模图案；利用所述第二硬掩模图案作为离子植入掩模在所述第一光阻膜 上执行离子植入工序，以在所述第一光阻膜的一部分中形成离子植入 层；以及利用所述第二硬掩模图案和所述离子植入层作为蚀刻掩模选
择性地蚀刻所述第一光阻膜，以形成第一光阻图案。 所述离子植入工序是通过倾斜式离子植入工序执行的。 所述第一硬掩模薄膜优选地包括多晶硅膜或氮化物膜。 所述第二硬掩模薄膜优选地包括氧化物膜或氮化物膜。
所述第二硬掩模薄膜优选地具有0.02|im至0.2pm范围内的厚度。
所述第二光阻图案的线图案与间距图案比例优选地为1: 3 。 优选地采用8KeV至40KeV范围内的能量和le"至le"范围内
的植入量，利用含磷或硼的离子植入源执行所述离子植入工序。
优选地通过改变植入频率和植入角度中的至少之一来控制所述
离子植入工序。
所述第一光阻图案和所述第二光阻图案之间的节距是所述第二 光阻图案之间的节距的一半。
优选地通过采用02等离子选择性地蚀刻所述第一光阻膜而形成 所述第一光阻图案。
所述底层优选地包括金属膜或层间绝缘膜。
图la至lg是示出根据本发明实施例的形成半导体器件的图案 的方法的横截面图。
具体实施例方式
图la至lg是示出根据本发明实施例的形成半导体器件的图案 的方法的横截面图。
参考图la，在半导体基板10的底层(未示出)上沉积优选为多 晶硅膜或氮化物膜的薄膜，以形成第一硬掩模薄膜12。底层优选地 包括金属膜或层间绝缘膜。参考图lb，在第一硬掩模薄膜12上涂覆I线光阻组合物(作为
示例，波长为365nm)，以形成第一光阻膜14。
在第一光阻膜14上沉积优选为氧化物膜或氮化物膜的薄膜，以 形成第二硬掩模薄膜16。
考虑后续的离子植入工序来确定第二硬掩模薄膜16的厚度。第 二硬掩模薄膜16的厚度优选地在0.02pm至0.2pm范围内。可以在 后续的离子植入工序中调节植入角度和/或植入频率，以便能够控制 离子的分布。
参考图lc，在第二硬掩模薄膜16上涂覆光阻组合物(作为示例， 是波长为193nm的ArF光阻组合物)，以形成第二光阻膜(未示出)。 采用曝光掩模(未示出)执行合适的工序(优选为照相蚀刻工序)以 选择性地蚀刻第二光阻膜，从而获得第二光阻图案18，该第二光阻 图案18优选地包括线宽间距比优选地为1: 3的线图案和间距图案。
参考图ld，利用第二光阻图案18作为蚀刻掩模蚀刻第二硬掩模 薄膜16，以形成第二硬掩模图案16a，该第二硬掩模图案16a包括线 宽间距比优选地为1: 3的线图案与间距图案。
优选地采用02等离子移除残留的第二光阻图案18。
参考图le，利用第二硬掩模图案16a作为离子植入掩模以选择 的角度在第一光阻膜14上执行倾斜式离子植入工序，以使第一光阻 膜14的一部分硬化，从而在第一光阻膜14的一部分中形成离子植入 层20。植入的离子优选地为磷或硼。
第二硬掩模图案16a遮蔽与第二硬掩模图案16a相邻的第一光 阻膜14，从而使得在离子植入层20每一侧的区域中的离子植入最小 化。
优选地采用8KeV至40KeV范围内的能量和le^至le"范围内 的植入量，利用优选地含磷或硼的离子植入源执行离子植入工序。离 子植入量足以使得在使用02等离子的蚀刻工序或其它合适的处理工 序中不会移除离子植入层20。
通过改变植入频率或植入角度来调节离子植入层20中的离子分 布，可以方便地控制离子植入工序。例如，离子植入角度可以从初始角改变180° ，从而使得离子分 布可以集中在中间。
在离子植入工序中，第二硬掩模薄膜16优选地具有在0.02pm 至0.2pm范围内的厚度，从而使得能够调节离子植入角度和离子植 入分布。
参考图lf，利用第二硬掩模图案16a和离子植入层20作为蚀刻 掩模，优选地采用02等离子移除第一光阻膜14。由于离子植入层20 不受02等离子的影响，所以形成了线型的第一光阻图案14a。
根据本发明，当第二光阻图案18(图lc)之间的节距表示为"A" 时，第一光阻图案14a和第二光阻图案18之间的节距优选地为A/2。
然后，优选地采用02等离子移除残留的第二硬掩模图案16a和 第一光阻图案14a。或者，优选地采用02等离子仅移除残留的第二 硬掩模图案16a。
参考图lg，采用离子植入层20 (或者，采用离子植入层20和 第一光阻图案14a)作为蚀刻掩模蚀刻第一硬掩模薄膜12，从而使得 获得的第一硬掩模图案12a之间的节距优选地为A/2。
采用第一硬掩模图案12a作为蚀刻掩模选择性地蚀刻半导体基 板的底层(未示出)，从而获得例如节距减小(优选地为A/2)的金 属图案或层间绝缘图案。
因此，例如当图案化底层的层间绝缘膜或者形成金属图案时， 可以减小图案的尺寸。
如上所述，根据本发明的实施例，形成半导体器件的图案的方 法可以避免由于形成图案的双重图案化方法中的重合度而导致的CD 不均一，并且消除了间隙壁不竖直时的轮廓缺陷。结果，可以形成分 辨率小于传统分辨率的精细图案。
本发明的上述实施例仅仅是示例性的而非限制性的。各种替代 方案和等同方案都是可行的。本发明不限于本文所述的光刻步骤，本 发明也不限于任何特定类型的半导体器件。例如，本发明可以应用于 动态随机存取存储器(DRAM)或非易失存储器中。鉴于本发明的公 开内容，其它的增添、删减或修改都是显而易见的，并且都落入所附权利要求书的范围内。
本申请要求2007年5月14日提交的韩国专利申请 No. 10-2007-0046693的优先权，该韩国专利申请的全部内容以引用 的方式并入本文。
权利要求
1.一种形成半导体器件的图案的方法，包括在半导体基板的底层上形成第一硬掩模薄膜、第一光阻膜和第二硬掩模薄膜；在所述第二硬掩模薄膜上形成第二光阻图案；利用所述第二光阻图案作为蚀刻掩模蚀刻所述第二硬掩模薄膜，以形成第二硬掩模图案；利用所述第二硬掩模图案作为离子植入掩模在所述第一光阻膜上执行离子植入工序，以在所述第一光阻膜的一部分中形成离子植入层；以及利用所述第二硬掩模图案和所述离子植入层作为蚀刻掩模选择性地蚀刻所述第一光阻膜，以形成第一光阻图案。
2. 根据权利要求1所述的方法，其中， 所述离子植入工序是通过倾斜式离子植入工序执行的。
3. 根据权利要求1所述的方法，其中， 所述第一硬掩模薄膜包括多晶硅膜或氮化物膜。
4. 根据权利要求1所述的方法，其中， 所述第二硬掩模薄膜包括氧化物膜或氮化物膜。
5. 根据权利要求1所述的方法，其中， 所述第二硬掩模薄膜具有0.02pm至0.2pm范围内的厚度。
6. 根据权利要求1所述的方法，其中， 所述第二光阻图案的线图案与间距图案比例为1: 3 。
7. 根据权利要求1所述的方法，其中，采用8KeV至40KeV范围内的能量和le"至le"范围内的植入 量，利用含磷或硼的离子植入源执行所述离子植入工序。
8. 根据权利要求1所述的方法，其中，通过改变植入频率和植入角度中的至少之一来控制所述离子植 入工序。
9. 根据权利要求1所述的方法，其中，所述第二光阻图案之间的节距是A，所述第一光阻图案和所述 第二光阻图案之间的节距是A/2。
10. 根据权利要求1所述的方法，其中，通过采用02等离子选择性地蚀刻所述第一光阻膜而形成所述第 一光阻图案。
11. 根据权利要求1所述的方法，其中， 所述底层包括金属膜或层间绝缘膜。
全文摘要
本发明公开一种形成半导体器件的图案的方法，所述方法包括在半导体基板的底层上形成第一硬掩模薄膜、第一光阻膜和第二硬掩模薄膜；在所述第二硬掩模薄膜上形成第二光阻图案；利用所述第二光阻图案作为蚀刻掩模蚀刻所述第二硬掩模薄膜，以形成第二硬掩模图案；利用所述第二硬掩模图案作为离子植入掩模在所述第一光阻膜上执行离子植入工序，以在所述第一光阻膜的一部分中形成离子植入层；以及利用所述第二硬掩模图案和所述离子植入层作为蚀刻掩模选择性地蚀刻所述第一光阻膜，以形成第一光阻图案。
文档编号H01L21/00GK101308768SQ200710302219
公开日2008年11月19日 申请日期2007年12月20日 优先权日2007年5月14日
发明者林昌文, 金瑞玟 申请人:海力士半导体有限公司