专利名称：制造快闪存储器件的方法
技术领域：
本发明涉及制造快闪存储器件的方法，更具体涉及制造可通过防止 接触塞之间的桥接而防止位线失效的快闪存储器件的方法。
背景技术：
NAND快闪器件的单元阵列包含多个单元块。和常规的快闪器件不 同，每个单元块利用分成串的单元阵列来运行。由于该特性，连接到位 线的漏极接触和用于整体接地(global ground)的源极接触位于所述串 的两端。这些接触连接到用于串控制的选择晶体管的结。简述形成一般快闪器件的源极接触塞和漏极接触塞的工艺。在半导 体衬底上形成多个串结构，其包括源极选择晶体管、多个存储单元和漏 极选择晶体管。在串结构上形成第一层间绝缘膜。然后形成通过其暴露 源极选择晶体管的源极的第一接触孔。在含有第一接触孔的第一层间绝 缘膜上层合阻挡金属层(Ti /TiN)和鴒(W)层。然后实施化学机械抛光 (CMP)工艺以形成填隙(gap fill)第一接触孔的源极接触塞。在源极接 触塞上形成第二层间绝缘膜之后，形成通过其暴露漏极选择晶体管的漏 极的第二接触孔。然后在含有第二接触孔的第二层间绝缘膜上沉积多晶 硅膜。然后实施CMP工艺以形成填隙第二接触孔的漏极接触塞。然而，在使用CMP方法形成源极接触塞的过程中，阻挡金属层或 钨(W)层的残余物保留在第一层间绝缘膜上。如果在其上残留有导电残 余物的区域是形成漏极接触塞的区域，那么相邻的漏极接触塞通过导电 残余物互连，所以产生桥接。由于鴒(W)的导电残余物的异常氧化也产 生漏极接触塞之间的桥接。在这种情况下，桥接导致位线漏电流，导致 低的良品率。此外，在形成漏极接触孔的湿蚀刻工艺过程中，蚀刻破坏导致在第 一层间绝缘膜和第二层间绝缘膜的界面处产生的开放通路。在这种情况 下，在接触孔上沉积多晶硅膜时，相邻的漏极接触塞通过开放通路互连， 因此产生桥接和位线失效。发明内容在本发明的一个实施方案中， 一种制造快闪存储器件的方法可包括 在具有单元区的半导体衬底上形成第一和第二层间绝缘膜，蚀刻第二和 第一层间绝缘膜，由此形成通过其暴露单元区的结区的接触孔，在接触 孔之内形成接触塞，接触塞具有比第一和第二层间绝缘膜的界面的高度 低的高度，和在接触塞上在接触孔的侧壁上形成隔离物。在本发明的一个实施方案中，接触塞的形成可包括在包括接触孔的 第二层间绝缘膜上形成导电膜，使得接触孔被填隙，蚀刻导电膜直到暴 露第二层间绝缘膜，和蚀刻导电膜使得导电膜低于第一和第二层间绝缘 膜的界面。在本发明的一个实施方案中，在蚀刻导电膜时，可以设定目标蚀刻 厚度厚于第二层间绝缘膜的厚度，使得导电膜变得低于第一和第二层间绝缘膜的界面。第二层间绝缘膜可以形成为大约2000 ~ 3000埃的厚度。 在高密度等离子体(HDP)方法的干蚀刻设备中使用例如氟(F)基气体(如 六氟化硫(SF6)、三氟化氮(NF3)或四氟化碳(CF》)和氯气(Ch)，可以实 施蚀刻工艺，目标蚀刻厚度为大约3100 ~ 4000埃。在本发明的一个实施方案中，使用例如氮化物膜或氧化物膜，可以 形成厚度为约50 ~ 130埃的隔离物。例如还可以在电容耦合等离子体 (CCP)型干蚀刻设备中利用各向异性蚀刻工艺形成隔离物。
图1A~1G是说明根据本发明的一个实施方案制造快闪存储器件 的方法的横截面图。
具体实施方式
将参考附图描述根据本发明的示例性实施方案。这些实施方案用于 i兌明性的目的，本发明不限于此。参考图1A，可以在半导体衬底100的单元区中形成多个串结构(仅 显示源极选择晶体管的源极102a和漏极选择晶体管的漏极102b)。串结 构可包括例如源极选择晶体管、多个存储单元、漏极选择晶体管。可以 在源极选择晶体管的源极102a上形成源极接触塞110。可以在可包括例如源极选择晶体管、漏极选择晶体管和多个存储单 元的半导体衬底100上形成第一层间绝缘膜104。然后可以形成通过其 暴露源极选择晶体管的源极102a的第一接触孔106。在该实例中，第一 接触孔106变成源极接触孔。例如可以在包括第一接触孔106的第一层 间绝缘膜104上形成阻挡金属层108，比如Ti/TiN的叠层。可以将钨(W) 层(未显示)堆叠在阻挡金属层108上以填隙第一接触孔106。可以实施 例如CMP工艺直到暴露第一层间绝缘膜104的表面，因此形成填隙第 一接触孔106的源极接触塞110。然而，在使用CMP方法形成源极接触塞110的过程中，阻挡金属 层106或钨(W)层的导电残余物保留在第一层间绝缘膜104上作为导电 残余物层112。参考图1B，可以在包括源极接触塞110和导电残余物层112的第一 层间绝缘膜104上形成第二层间绝缘膜114。可以使用例如基于氧化物 的材料形成第二层间绝缘膜114。例如旋涂玻璃(SOG)、硼磷硅酸盐玻 璃(BPSG)、等离子体增强的原硅酸乙四酯(PETEOS)、未掺杂的硅酸盐 玻璃(USG)、或磷硅酸盐玻璃(PSG)可用于形成第二层间绝缘膜114。此 时，第二层间绝缘膜114可具有约2000 ~ 3000埃的厚度。可以例如通过使用掩模(未显示)的蚀刻工艺蚀刻第二层间绝缘膜 114和第一层间绝缘膜104的一些区域，以形成第二接触孔116。通过 第二接触孔116可以暴露结区例如漏极区102b。在该实例中，第二接触 孔116变成漏极接触孔。另一方面，在第二和第一层间绝缘膜114和104 的蚀刻工艺中，也蚀刻残留在第一层间绝缘膜104和第二层间绝缘膜 114界面处的导电残余物层112。尽管图中未显示，但在形成第二接触孔116时，由于蚀刻破坏，可 以在第一层间绝缘膜104和第二层间绝缘膜114的界面处形成开放通 路。参考图1C，可以在包括第二接触孔116的第二层间绝缘膜114上沉 积导电材料，使得填隙第二接触孔116并形成导电膜118。可以使用例 如多晶硅膜形成导电膜118。参考图1D，可以蚀刻导电膜118直到暴露第二层间绝缘膜114的表 面。例如可以使用抛光蚀刻工艺如CMP工艺来实施蚀刻过程。因此， 导电膜118仅保留在第二接触孔116之内，从而形成接触塞118a。接触 塞118a可变成例如漏极接触塞。然而，如果在该状态完成接触塞118a的形成工艺，那么由于导电残 余物层112导致漏极接触塞118a互连，因此可能产生桥接，所述导电 残余物层112在形成源极接触塞110的CMP工艺中产生。因为漏极接 触塞118a通过在第一层间绝缘膜104和第二层间绝缘膜114的界面处 产生的开放通路而互连，因此也可能产生桥接。因此，可以实施后续工 艺以防止桥接。参考图1E，可以蚀刻漏极接触塞118a到预定厚度，以使得在第二 接触孔116内的漏极接触塞118a低于第一和第二层间绝缘膜104、 114 的界面。可以使用例如干蚀刻工艺或优选回蚀刻工艺来实施蚀刻过程。可以使用例如对于漏极接触塞118a具有比第一和第二层间绝缘膜 104、 114更高蚀刻选择性的蚀刻配方来实施所述蚀刻工艺。可以使用例 如氧化物膜形成第一和第二层间绝缘膜104、 114。可以使用例如多晶硅 膜形成漏极接触塞118a。因此，在该实例中，使用对于多晶珪膜而言具 有比氧化物膜更高的蚀刻选择性的蚀刻配方来实施所述蚀刻工艺。可以在高密度等离子体(HDP)方法例如TCP、 ICP或MERIE的干 蚀刻设备中使用例如氟(F)基气体(如六氟化硫(SF6)、三氟化氮(NF3)或四氟化碳(CF4))和氯气(Cl2)实施所述蚀刻工艺。此时，可以通过设定比第二层间绝缘膜114厚的目标蚀刻厚度来实 施所述蚀刻工艺。因此可形成低于第一和第二层间绝缘膜104、 114的 界面的漏极接触塞118a。优选可以通过设定约3100 ~ 4100埃的目标蚀 刻厚度来实施漏极接触塞U8a的蚀刻工艺。可以选择性地蚀刻漏极接触塞118a的一部分以部分暴露第二层间绝缘膜114的侧壁和第一层间绝缘膜104的侧壁。因此，漏极接触塞118a 可以形成为不但低于第一和第二层间绝缘膜104、 114的界面而且低于 导电残余物层112的表面。可以从第一和第二层间绝缘膜104、 114的 界面约100 ~ 2000埃的位置处形成漏极接触塞118a。如果如上所述形成漏极接触塞118a，那么尽管在形成源极接触塞 110的CMP工艺中产生的导电残余物层112残留，但彼此相邻的漏极 接触塞118a不互连。因此，可以防止相邻漏极接触塞118a之间的桥接。此外，尽管由于形成漏极接触孔116时的蚀刻破坏而在第一层间绝 缘膜104和第二层间绝缘膜114的界面处形成开放通路，但是导电膜可 以形成在开放通路上，使得相邻漏极接触塞118a不互连。因此，可以 防止漏极接触塞118a之间的桥接，并因此可以改进工艺良品率和器件 可靠性。参考图1F，可以在包括漏极接触塞118a的第二层间绝缘膜114上 形成用于隔离物120a的绝缘膜120。可以使用例如氮化物膜、氧化物膜 或优选氮化硅(Si3N4)或二氧化硅(Si02)来形成绝缘膜120。绝缘膜120 可以形成为约50~130埃的厚度。参考图1G，例如可以在电容耦合等离子体(CCP)型干蚀刻设备中使 用利用各向异性刻蚀实施隔离物蚀刻工艺。可以除去绝缘膜120的水平 部分而保留比水平部分厚的绝缘膜120的垂直部分。因此，可以在漏极 接触塞118a上、在第一和第二绝缘膜104、 114和导电残余物层112的 侧壁上形成隔离物120a。如果如上所述形成隔离物120a,当在后续工艺中形成连接到漏^L接触 塞118a的位线(未显示)时，可以防止由于导电残余物层112和开放通路而 导致的失效。因此，可以改进工艺良品率和可靠性。尽管已经参考具体的实施方案进行了上述说明，应理解对于本领域 技术人员而言，不背离本发明和所附权利要求的精神和范围，本专利可 以进行变化和改变。
权利要求
1.一种制造快闪存储器件的方法，包括以下步骤在具有单元区的半导体衬底上形成第一和第二层间绝缘膜；蚀刻所述第二和第一层间绝缘膜以形成暴露所述单元区的结区的接触孔；在所述接触孔内形成接触塞，所述接触塞具有低于所述第一和第二层间绝缘膜界面高度的高度；和在所述接触塞上方，在所述接触孔的侧壁上形成隔离物。
2. 权利要求l的方法，其中所述接触塞的形成包括在包括所述接触孔的所述第二层间绝缘膜上形成导电膜，使得所述 接触孔被填隙；蚀刻所述导电膜直到暴露所述第二层间绝缘膜。
3. 权利要求2的方法，其中所述导电膜是多晶硅膜。
4. 权利要求2的方法，其中蚀刻所述导电膜的步骤包括设定厚度大于所述第二层间绝缘膜厚度的目标蚀刻厚度，使得所述导电膜低于所述第 一和第二层间绝缘膜的界面。
5. 权利要求4的方法，其中所述第二层间绝缘膜的厚度是约2000 ~ 3000 埃。
6. 权利要求4的方法，其中所述目标蚀刻厚度是约3100 ~ 4000埃。
7. 权利要求4的方法，其中在高密度等离子体(HDP)方法的干蚀刻设备 中利用氟(F)基气体和氯气(Cl2)来实施蚀刻所述导电膜的步骤。
8. 权利要求7的方法，其中所述氟(F)基气体选自六氟化硫(SF6)、三氟 化氮(NF3)或四氟化碳(CF4)。
9. 权利要求l的方法，其中所述形成隔离物的步骤包括在包括所述接触塞的所述第二层间绝缘膜上形成绝缘膜； 蚀刻所述绝缘膜以形成所述隔离物，其中蚀刻所述绝缘膜，使得除 去所述绝缘膜的水平部分并且不除去所述绝缘膜的垂直部分。
10. 权利要求l的方法，其中利用氮化物膜或氧化物膜形成所述隔离物。
11. 权利要求1的方法，其中利用氮化硅(Si3N4)或二氧化硅(Si02)形成所述隔离物。
12. 权利要求l的方法，其中所述隔离物形成为约50~130埃的厚度。
13. 权利要求1的方法，其中在电容耦合等离子体(CCP)型干蚀刻设备 中利用各向异性蚀刻工艺形成所述隔离物。
全文摘要
本发明涉及制造快闪存储器件的方法。所述方法可包括在具有单元区的半导体衬底上形成第一和第二层间绝缘膜，蚀刻第二和第一层间绝缘膜，因此形成通过其暴露单元区的结区的接触孔，在接触孔内形成接触塞，所述接触塞的高度低于所述第一和第二层间绝缘膜的界面的高度，和在所述接触塞上在所述接触孔侧壁上形成隔离物。
文档编号H01L21/768GK101335230SQ20071030221
公开日2008年12月31日 申请日期2007年12月17日 优先权日2007年6月29日
发明者崔允济 申请人:海力士半导体有限公司