具有弹性边缘弛豫的应变硅的制作方法

专利名称：具有弹性边缘弛豫的应变硅的制作方法
技术领域：
本发明涉;Mt含有硅和锗的多层异质结构中的应力层和应变层，并且 更具体地涉;M^这样的异质结构中形成的mos器件。
背景技术：
应变硅被广泛地认为是获得期望的集成电路性能提升的重要技术。双 轴面内拉伸应变樹目对于非应变^现出增强的面内电子和空穴迁移率，使得n-沟道和p-沟道MOS场效应晶体管(FET)性能得到改善。迁移率 提高是有效栽流子量减少和谷间(光子)^t射减少相结合的结果。应变硅通常通过在硅衬底上首先生长厚的硅锗合金(SiGe)层来获得。 SiGe层生长至足够厚度，使得SiGe层在其表面弛豫至非应变状态。SiGe 表面的面内晶格M类似于相同组成的SiGe块状晶体的面内晶格常数。 SiGe合金具有比硅更大的晶格M。因此SiGe层的弛豫表面提供比硅更 大的面内晶格^L在SiGe层的弛豫表面上外延生长后续的薄硅层。薄 的硅外延层呈现出更大的SiGe的面内晶格M,并且以晶格中的键沿生 长平面延伸的应变状态生长。有时被称为衬底应变硅或"虚拟衬底"技术的 这种方法在SiGe层的他豫表面上生长薄的假同晶硅层。私豫SiGe的特定面内晶格^bl其组成(原子锗分数或摩尔分数)和 所达到的松弛度(理想为100% )的函数。硅和锗分别具有5.43A和5.66A 的晶格M，并且根据Vegard法则，SiGe具有线性内插于上述值之间的 与其组成中原子锗分数成比例的晶格^。在SiGe表面上外延生长的薄 硅层具有更大的面内晶格间距(外延生长^:假同晶的)并且因此承受面内 拉伸应变。理想地，应变硅和弛豫SiGe晶格在它们的界面处是共格 (coherent)的并且在该界面处不存在失配位错。由于正方晶格扭曲，在 SiGe层上生长的硅层在正交的面外方向上表现出减小的晶格间距。只要应变硅层不超过应变他豫的"临界厚度"并且谨慎从事的话，那么 通过典型CMOS制造的各种注入和热加工步骤，可在应变硅层中保持拉伸 应变。应变SiGe作为用于迁移率提高的p-沟道MOS晶体管的沟道层，也被广泛研究。在面内压应变的SiGe层中的面内空穴迁移率得到显著改善。 然而，尽管关于SiGep-沟道MOSFET已经进行了许多工作，但是这样的 器件还没有引入CMOS制造，至少部分原因是由于难以在SiGe层上形成 器件品质的栅极氧化物。解决这个问题的一个方法是用足够厚度的薄硅层 覆盖SiGe,以避免栅极氧化物界面的锗污染，但是该厚度仍需足够薄以使 对有效栅极氧化物厚度的额外贡献最小化。使用应变SiGe层作为在npn异质结基級晶体管(HBT)中形成l^fel 层(baselayer)的方法在半导体工业中也是已知的。在HBT中，SiGe基 极层的目的^l一提高少数载流子(电子)M射极iiA^L的发射。由此得 到的发射极效率改善导致用于高频(RF)应用的电流增益和务沐增益截止 频率(fi)增大。在具有分级SiGe基极层的双极晶体管中，通过建立减少 基极转换时间的漂移场来改善性能，从而改善fx。 npn HBT的p-型SiGe J^L层中空穴迁移率的任何改善对于晶体管性能是次要的，但是在减少基 极电阻方面可能具有某些益处并且因此提高RF整体功率增益频率fmax。由于SiGe松弛机理本质上是塑性的，因此使用他豫SiGe作为"虚拟衬 底"以使后续沉积的外延硅层应变不可避免地需要在SiGe层中允许非常高 的位错密度。换言之，SiGe层中的他豫通过产生应力释放失配位错而发生。 在珪衬底上的薄SiGe层不是弛豫的并JL^现出几乎没有失配位错。如果 SiGe层厚于"临界厚度"，则应变晶格经历塑性变形并且应力通过失配位错 的成核和增长得到释放。失配位错的某些部分引起穿透位错(至少104-105 cm2),其传播穿过上覆的应变珪层。由Amberwave Systems Corp. of Salem, New Hampshire商业使用的一种现有技术生长锗分数分级的(提 高的)厚(厚于一个微米)SiGe层，通过化学;Wfe抛光(CMP)平坦化 所得SiGe表面，并且在其生长最终的假同晶应变硅层之前生长恒定组成 的薄SiGe层。在位错SiGe层上生长恒定组成的SiGe层的意图是将失配 位错定位至更深的SiGe层。迄今为止，该策略无法消除穿透位错传播进 入后续生长的应变硅层。穿透位错表示扩展缺陷并且在MOSFET中引起 多种不希望的结果，包括源^L/漏极结泄漏、沟道迁移率降低、阈值电压改 变和增强的扩散途径，导致在短沟道MOSFET中可能的漏极-至-源极短 路。用于"虚拟衬底，，技术中的厚SiGe层具有比硅低得多的热导率。结果， 在弛豫SiGe虚拟衬底上的应变珪MOSFET表现出类似于绝缘体上珪(SOI)器件的自热效应。自热对MOSFET性能具有有害的结果，如导致 驱动电流减小的关闭状态漏电流提高和迁移率降低。厚的他豫SiGe层趋于具有其上生长薄的有源硅层(其将容纳 MOSFET沟道)的差的表面形态。这已经导致引入CMP步骤以重新建立 平坦表面，从而增加了虚拟衬底的制造成本。如根据常规工艺用于形成应变珪衬底的过程中采用的分级SiGe的厚 层(例如2-3微米)生长具有较大的间接成本。此外，由于在生长厚的塑 性弛豫层过程中固有的表面形态劣化，因此在另一个外延生长周期之后， 需要进行CMP步骤以形成薄的、緩冲SiGe层和最终的应变硅层。以下参骤的成本。这应该代表衬底加工成本减少了 80-卯％。 发明内容本发明的一个方面提供在衬底上形成有多个n-沟道MOSFET的半导 体器件。所述衬底包括硅。每个n-MOSFET器件包括在所述衬底上形成 的含有锗的第一层。第一层的厚度小于在所述第 一层中形成失配位错处的第一厚度。第一层具有第一下界面晶格间距，其与表征衬底的界面区的衬 底界面晶格间距相匹配。在第一层上形成包含珪的第二层，并且第二层具 有第二下界面晶格间距，其与表征第一层上界面的第 一层上界面晶格间距 相匹配。在第二层上提供栅极介电层并且将第二层与栅极隔离。第一层中 锗的浓度大于第二层中锗的浓度。第一层和第二层具有横向范围使得第二 层在横向范围上表现出横向拉伸应变。本发明的另一个方面提供包括至少一个n-沟道MOSFET的半导体器 件。所述半导体器件包括衬底，所述衬底包含硅并且具有部分延伸ii^衬 底的一个或多个浅沟槽隔离结构的第一和第二壁。衬底界面区在第一和第 二壁之间延伸。包含锗的第一层设置在衬底界面区上并且在第 一和第二壁 之间延伸第一间隔。第一层的厚度小于由于村底和第一层之间的晶格失配 而在第 一层中形成失配位错处的第一厚度。包含硅的第二层形成在第一层 上并且在第一和第二壁之间延伸。在第二层上的栅极介电层隔离栅极和第 二层，使得第二层提供n-沟道MOSFET器件的沟道的至少一部分。第一 层中锗的浓度大于第二层中锗的浓度，使得第一层在衬底界面区和第二层 中引发应变。本发明的另 一方面提供一种通it4衬底上形成包含锗的第 一层来制造 半导体器件的方法。第一层具有大于衬底的锗浓度，具有所形成的压应力并且其厚度小于在第一层中发生塑性变形处的第一厚度。所述方法在第一 层上形成包^s眭的第二层，第一层具有高于第二层的锗浓度。蚀刻穿过第 二层和第一层并且ii^衬底中，形成掩模层所限定的图案，并且使掩模层 与第二层去耦合，从而使得第一层横向扩展，由此使得在蚀刻工艺中形成 的一个或多个沟槽的壁之间的第二层产生应变。在第二层上形成^fr极介电 层和栅极以提供MOS器件。


图1示意性显示根据4^发明的一个方面的异质结构晶片。图2示意性显示进一步加工之后的图1的晶片。图3显示与图l所示一致的异质结构晶片的应力分布。图4显示在与图2—致的进一步加工之后的与图l和3—致的晶片的 应力分布。图5和6提供通过根据本发明的工艺制得的应变>^^ (图5)与使 用常规的厚他豫硅锗工艺形成的应变^面层(图6)的应力分布的对比。图7示出进一步加工之后的图1的异质结构晶片。图8示出进一步加工之后的图7的异质结构晶片。图9示出在图7的晶片上形成浅沟槽隔离结构的替代工艺。图10示出根据本发明的优选实施方案的MOS器件。
具体实施方式
可通过在压应变硅锗(SiGe)合金层的顶部上生长硅层，并且随后蚀 刻隔离沟槽穿it^层和SiGe层以使得从SiGe层释放至少一部分压应变， 从而在珪层中引起面内拉伸应变。根据本发明的一个优选的方面，本发明的实施方案可提供适合于制造 高性能MOSFET的拉伸应变珪层。优选的工艺在珪衬底上形成SiGe覆盖 层使得SiGe层具有预定水平或更小的厚度，进而4吏得所形成的SiGe层具 有珪衬底的面内晶格间距。只要所述层的预定厚度不超过导致产生失配位 错的厚度，那么所得的SiGe层承受压应变。具有30%锗的SiGe层的示例性预定厚度为约30nm。由于SiGe层不是他豫的，所以其基本上无位错。 一个优选的工艺继续在压应变的未他豫SiGe层上形成薄外延硅层。由于 未他豫SiGe层的面内晶格间距和下方珪衬底的面内晶格间距相同，所以 外延硅层如所形成那样是非应变的。后续工艺使得SiGe层弛豫并且因此 使外延硅层产生应变。根据本发明的另一个优选方面，通过标准外延技术制备在硅块状衬底 上覆有薄的SiGe覆盖层(10 nm-40 nm )，在薄的SiGe覆盖层(10 nm-40 nm)上又覆有薄的^a盖层(4 nm-20 nm)的层状(层合的)半导体晶片。 所述工艺然后+艮据"浅沟槽隔离(STI)"工艺蚀刻浅沟槽。沟槽在外a 面硅层中限定包括MOSFET沟道的器件有源区。最优选地，将所述沟槽 定位使得有源区具有横向范围，如MOSFET宽度，其足够小以致可以穿 过沟槽之间的SiGe层的整个横向范围而发生弛豫。沟槽一J^切割并且 没有进一步处理的话，在SiGe层中的压应变就能部分弛豫，以弹性过程 进行最有利，其在外延硅层中引起显著的拉伸应变。本领域技术人员将理 解，在许多现代结构中，有源器件区域将被互连沟槽的连续组所包围。尽 管这样的互连沟槽组可以看作是单一沟槽，但是为了清j^见，本文将在 有源区的相反侧上的蚀刻开口视为不同的沟槽。在沟槽侧壁表面处形成的新的边界允许SiGe层向外延伸并且由此在 SiGe层的上方和下方的相邻硅晶格中引起拉伸应变。因此，在上覆硅层中 可以获得应变的面内拉伸分量而无需SiGe层的塑性私豫。通过该方法引 起l顶部珪层的拉伸应变通常可以是非均勻分布的，但具有足够的量级 以改善面内电子和空穴迁移率至期望的程度，并且因此改善具有至少部分 形成在所述层中的沟道的MOS晶体管的电性能。目前主流的浅沟槽隔离加工技术使用图案化氮化硅层，该图案化氮化 硅层既作为沟槽蚀刻^^模，又作为用于化学,抛光工艺的抛光停止层， 所述化学机械抛光工艺用于限定用于填充所述沟槽的二氧化硅材料。通过 热氧化物层将图案化氮化物层与所述衬底隔离。热氧化物和图案化氮化物 的层结构是相对刚性的并且可以约束在其上形成的衬底的形状。因此，在 某些优选的实施中，根据本发明的一个工艺可使图案化氮化物层与下方衬 底去耦合，使得衬底能够更好地变形和他豫应变。这种去耦合可例如通过 移除图案化氮化物层以允许弛豫来实现。或者，图案化氮化物层可在能够 变得柔顺(compliant)的材料层上形成，使得衬底的表面可以变形并且与图案化氮化物层基本去耦合。本发明的优选实施方案提供处于双轴拉伸应变状态的硅层而无需形成或使用厚的他豫SiGe层。这样的实施方案优选在硅衬底上生长假同晶SiGe 的薄层至小于临界厚度的厚度，其中临界厚度正好大于在硅衬底上的SiGe 层中保持压应变的最;UJ度。然后在应变SiGe层的顶部上生长硅薄层， 从而因为在SiGe层和在下方块状硅衬底中保留有相同的面内晶格间距， 所以硅薄层在名义上是非应变的。随着生长，异质外延应变层系统仅仅在 嵌入的SiGe层中支持应变并且基本上没有产生失配位错(即，全部异质 界面(heterointerface)是共格的)。本发明的 一个特别优选的方面《1起通过层堆叠体图案化和蚀刻沟槽从 而在异质外延层系统中重新分配应变能。保留在SiGe层的晶格中的部分 形变能由相邻(上方和下方)硅层的晶格在沟槽蚀刻穿透层界面的瞬间共 同分担。SiGe层优选制成足够厚从而在蚀刻沟槽穿过SiGe层之后使上覆 硅层产生期望程度的应变。图1示出在加工中间阶段的才艮据本发明某些优选方面加工的晶片。在 图1中，硅衬底10设置为具有例如典型用于集成电路制造的厚度和直径。 根据待形成的具体器件，硅衬底可在其表面上具有高品质外延硅层或可在 所述表面附近但是与其间隔处具有"氧化物层。此处没有示出这些及其 他已知的变化。 一个优选工艺继续在硅衬底的表面上沉积硅锗层12。层12 优选具有15% ~ 100%的原子锗分数，并且通常将具有约20% ~ 30%的原 子锗分数。层12优选形成至足以能够赋予后续形成的外延硅层以应变的厚 度，所述层厚度等于或小于硅锗组合物塑性弛豫的厚度。例如，所述工艺 可形成SiGe层12至10 nm ~ 40 nm的厚度，但对于不同的原子锗分数值， 这些端点值可能变化。以下对经常在文献中被称为"临界厚度，，的最大期望 厚度进行进一步讨论。在沉积硅锗层12之后， 一个优选工艺在珪锗层12的表面上沉积外延 层14，使得所述层与下方的硅锗层12假同晶。随着沉积，由于下方的硅 锗层是压应变的，所以层14优选没有应变，并且具有下方的珪衬底的晶格 间距。优选层14是不含锗的硅，以使得在层14上形成高品质栅极电介质， 而层14可以是具有低于层12的原子锗分数的硅锗。在该替代方案中，表 面层14优选具有约15%-100%的原子锗分数，这要低于珪锗层12中的原 子锗分数。层14沉积至足够厚度以形成期望的有源层，如n-沟道MOSFET(n-MOSFET)晶体管的沟道，同时仍足够小以被下方SiGe层12施加应 变。例如，所述工艺可形成厚度为4nm 20nm的层14。一个优选工艺继续蚀刻沟槽16、 18穿过层14和12并使所述沟槽i^ 衬底IO。该工艺的最终结果示于图2中。所示沟槽16、 18可以使用通常 用于浅沟槽隔离(STI)的工艺形成并且优选形成为部分延伸1衬底10。 如上所述，沟槽可以是连续的沟槽网络的不同部分。沟槽的侧壁限定衬底 的表面区域20、在衬底表面区域20上的SiGe层22和在SiGe层22上的 应变表面鞋:层24。区域20、层22和层24均在沟槽16和18的侧壁之间延 伸。如上所述，蚀刻沟槽最优选使SiGe层22他豫，并且将其晶格应变能 量的一部分转移为经蚀刻的SiGe层22上方的珪层24和其下方的衬底表 面区域20内部的拉伸应力。图3显示具有40 nm珪锗层12(20%原子锗分数)和20 nm硅层14的 图1异质结构晶片的具体实施方案的应力分布的模拟。形成时，SiGe层 12具有-1760Pa的均匀面内压应力(才艮据通常的习惯，负值表示压应力)， 而块状珪衬底10和a层14基本没有应力。图4显示进一步的模拟，其 中图3结构具有蚀刻1其中的沟槽，并且所述沟槽间隔200nm。因此， 图4的模拟对应于图2所示的结构，所述结构具有厚度为40 nm、宽度为 200 nm和原子锗分数为20%的层22以及厚度为20 nm的珪层24。将所述 沟槽蚀刻至400 nm的深度，其穿过层22和24并JL^本上i^衬底中。如图4的模拟所示，在SiGe层22中残留-1100Pa的压应力，并且在 表面珪层24中产生+880Pa的拉伸应力或约0.47%的应变。图4的模拟显 示沟槽蚀刻产生拉伸应变表面珪层。该工艺的成功可以通过比较图5和6 来说明。图5在不同的比例尺下示出图4的结构以便于对比。图4和5二 者示出根据本发明的优选的方面制得的一个结构。图6显示在块状硅衬底 上形成的具有20%原子锗分数的厚他豫SiGe层的异质结构的模拟。通过 在厚弛豫SiGe层上沉积硅形成图6结构中的20 nm的硅层，使得>^^ 形成有拉伸应变。厚的硅SiGe层通过弹性和塑性机制弛豫，使得SiGe层 表面严重位错。图6中部分示出的工艺在^层中产生约0.49%的拉伸应 变。此处描述的结构参考一层或多层进行描述。通常，在有限的空间间隔 上通过组成或原子摩尔分数的实质改变来区别层。边界和界面是非理想的 并且在层间界面处将通常存在相互扩散和梯度。组成或原子摩尔分数将通常是与层间名义界面的距离的函数，并且少数组分(minority components) 的组成或原子摩尔分数可以低水平延伸穿过与本结构中预期的那些 一样 薄的层。不同的工艺将产生不同的组分原子摩尔分数的函数。当本文讨论 的是原子摩尔分数时，考虑相对于名义层厚的组分原子摩尔分数的平均值 就足够了。由此，与硅锗层相邻形成的硅层将恒定地具有引入的某水平的 锗，即使硅层意图不包含锗也是如此。因此，名义上不含锗的硅层，即锗 原子摩尔分数名义上为零的硅层，将通常具有某些低但可测量的锗浓度。 也应该理解在具体的工件中，在此处描述的工艺和结构存在期望的变化， 包括层的厚度和原子摩尔分数。显著地，当考虑到在200 nm宽的硅层中引起拉伸应变时，如在图5 中所示的40 nm厚的应变Sio.8Ge。.2层和由图6中所示的常规工艺中的厚弛 豫81。.806。.2层在对所述表面珪层施加应变方面具有大致相同的效果。由于 根据本发明^使用更简单的工艺以形成图5的结构，因此达到基本上等同的 应变分布表示图5的方法可提供期望的成本降低，同时具有显著减小的失配位错，以;M^改善器件性能上具有相当的优点。图4和5中所示的应力分配效应可以解释为当形成沟槽时应力边界条 件的改变。在沉积的覆盖膜中，横向延伸的(半无限的)晶格在整个SiGe 层中(除了在晶片边缘处)保持应力。当蚀刻沟槽时，新的自由表面不能 支持应力的法向分量。因此，在组成层之间分配应变。之前已经处于横向 压缩私豫的SiGe层将其一些应变能释放至周围(上方和下方)的硅晶格 处。结果是在相邻硅层20、 24 (图2)中主要具有面内分量的拉伸应变而 不产生失配位错。如上所述，在SiGe层22中的应变释放不能预期是完全 的，特别地由于珪衬底和应变a层24施加背靠弛豫的SiGe层22的力。 此处使用的术语"他豫的"指的是实质水平的他豫而不需要理想的他豫。根据本发明的优选方法通过异质外延的Si/SiGe/Si层的弹性弛豫来形 成面内拉伸应变硅。临界厚度不超过SiGe外延层并且因此应该没有涉及 产生失配位错的塑性艳豫。弹性弛豫的范围限于邻近蚀刻沟槽的半导体区域，即效应在本质上是 局部的，根据沟槽深度其典型横向范围为约50nm-200nm。较深的沟槽蚀 刻允许更完全地释放SiGe层内的压应变。根据本发明的优选结构和工艺 适于现在和将来的高性能CMOS集成器件的STI结构和长度，。沟槽形成之后各种层中的应变分布是不均一的。例如，面内应力分量 在由蚀刻沟槽建立的新边界处必然变成零(应力不能存在于沟槽的空隙中 并且应力张量必须是连续的)。最终的应变分布因此强烈地依赖于层状结构的几何构造。具体而言(l)外延SiGe层和上方硅层的相对厚度；(2)隔 离沟槽的壁之间的间隔(即硅有源区的横向范围)和(3)隔离沟槽的深度。 此外，非几何因素、SiGe层的原子锗分数也是系统中应力的重要决定因素。通常，在上方珪层中的双轴拉伸应变的量可以通过一个或多个以下步 骤得到提高(1)生长^f的SiGe层；(2)生长较薄的>^盖层；(3)将隔离 沟槽的间隔减少至下限，超过该下限则在上方硅层中的应变开始减少(减 少有源区的横向范围)；(4)增加隔离沟槽(STI)的深度和(5)提高SiGe层 中锗的原子锗分数(摩尔分数或浓度)。 一个重要的约束是SiGe外延层不 可超过其塑性应变私豫和形成失配位错的临界厚度。亦即，沉积态的SiGe 层的厚度小于将发生塑性应变弛豫和出现高水平失配位错的厚度。等同 地，临界厚JLA在异质结构中SiGe层发生塑性变形的SiGe层的厚度，如 部分地由急剧升高至103 ~ 104每平方厘米的最小水平以上的失配位错水平 来表示。该临界厚度取决于各种因素，包括衬底(通常但不必然是硅)和 随后形成的SiGe层之间的原子锗分数的差异。在确定所完成的器件内部的应力时的另 一个考虑是用于填充所蚀刻的 沟槽的材料和用于蚀刻以及用于填充所述沟槽的工艺。在最常规的STI CMOS工艺中，沟槽首先用热氧化物铺垫并然后沉积填充材料(通常为二 氧化硅)，并且在某些情况下进行退火。该填充技术通常在转化为有源层 的系统中引起额外的压应变。线性叠加原理适用于应力，因此如果^f吏用常 规的STI填充方案，其将在硅层中拉伸应变顶部上类似地施加额外的压应 变分量。整体上，有源硅层中的网格应变将是更加拉伸的。此外，本领域 众所周知的，可以通过在退火时改变用于衬垫、电介质填充和致密化退火 的工艺4HNM吏由STI填充工艺所引起的压应力最小化。根据本发明的一个优选制造工艺涉及将浅沟槽形成为由硅衬底、压应 变的SiGe假同晶层和薄的他豫a面层组成的异质外延层系统。在常规 浅沟槽隔离(STI)工艺中，使用硬掩模(通常为氮化硅)来图案化沟槽。 从图1所示的珪衬底10、 SiGe压应变层12和a面层14的结构开始， 通常可通过热氧化或化学气相沉积(CVD )，随后通过CVD以图7所示的 方式沉积氮化珪层32以形成垫氧化物层30来实施工艺。使氮化硅30和垫氧化物32层二者图案化以形成掩模氧化物34和氮化物硬掩模36。使用氮 化物掩模36作为硬掩模的蚀刻形成图8所示的结构。氮化物掩模36不仅 用作用于蚀刻沟槽的>^应性离子蚀刻(RIE)的4^模，而且用作用于平坦 化填充沟槽的所述氧化物的化学机械抛光的硬停止层。因此，常规STI工 艺在原位留下图案化的氮化物36和氧化物34掩模。另 一方面，在原位留下氮化物^^^模36可抑制在蚀刻沟槽时的弹性应 变的释放，从而导致压应变保持在经蚀刻的SiGe层22中并且表面硅层24 没有产生所期望程度的应变。在特别优选的实施方案中，改变STI工艺以 更有效地允许弹性应变他豫。可能的改变包括使用氮化物STI衬垫或更柔 顺的垫氧化物。例如，STI蚀刻完成之后，可以移除氮化物硬掩模。优选 移除硬掩模并且允许不受抑制地产生弹性应变弛豫。然后在STI外形上共 形地沉积较薄的氮化物"衬垫"层。该氮化硅衬垫层用作在使用例如高密度 等离子体化学气相沉积来沉积绝缘体如二氧化硅之后使用的CMP平坦化 的抛光停止层。随后通过适合的蚀刻工艺从有源区的上表面移除氮化物层 并且在沟槽侧壁和沟槽底部上保留所述氮化物层。在使氮化物层与表面硅层24去耦合的不同的方法中，在氮化物硬掩模 和层24之间可使用与热氧化物相比更柔顺的氧化物层。这种改变如图9 所示。在该替代方案中，将氮化物硬掩模沉积在氧化物层上，如硼磷硅酸 盐玻璃(BPSG)或其被制成或可被制成具有期望的柔顺性的其它材料。 图案化形成通过BPSG氧化物或其它柔顺层40与硅层24隔离的氮化物掩 模。蚀刻沟槽之后，氮化物掩模留在原位并且优选将该组合件加热到约 800'C的温度或在某些情况下更高的温度，例如，850°C，并且保持约2小 时的时间，使得BPSG柔顺，从而允许硅层24被施加应变并且弹性地弛 豫SiGe层22的应变。可与常规STI加工一致的继续加工形成STI隔离结 构。由于SiGe层22已经是私豫的，所以沟槽的后续填充没有防止SiGe 层22的他豫和表面珪层24的应变。优选实施进一步加工以形成n-MOSFET器件，并且根据需要，可以是 p-沟道MOSFET (p-MOSFET)器件和CMOS电路。N-MOSFET器件的 一个例子在图10中示出。如图所示，在衬底10上提供部分弛豫的SiGe 层22并且应变珪表面层24覆盖SiGe层22。栅极电介质50将栅电极52 和硅表面层24隔离。在层24的任意一端上提供n-型源电极和漏电极，使 得a面层24完全或至少部分作为所示的n-MOSFET器件的沟道区。在所示的结构中，浅沟槽隔离结构58、 60形成在源极和漏极区域54、 56的 末端。所描述的n-MOSFET器件可与各种类型的p-MOSFET —起4吏甩并 可用于各种CMOS器件中，所述CMOS器件包括具有不同类型的应变或 非应变的有源区的p-MOSFET器件。另 一个考虑是面内应力分量对载流子迁移率的不同影响。对于电子(在 n-MOSFET中)，通常理解的是，期望拉伸应变是沿着n-MOSFET的长度 和宽度轴的，所述n-MOSFET沿(100)定向衬底的<110>轴对准。即， 对于n-MOSFET,压电系数是使得迁移率随着双轴拉伸应变而增加的原 因。然而，对于空穴，指示期望拉伸应变是沿着类似定向的p-MOSFET 的宽度轴的，并且期望同轴压应变是沿在这样的p-MOSFET中的纵轴的。 在90nm制造技术节点上，这已经导致釆用选择性生长的SiGe插入到 p-MOSFET的源极和漏极区域中，以在珪沟道区中产生期望的同轴压应 变。为了改善根据本发明的p-沟道MOSFET的电性能，可以选择性地移 除p-MOSFET中的应变硅上层的一部分，使得这些器件的沟道主要在压 应变SiGe层中形成。压应变SiGe通过提高空穴的有效沟道迁移率来改善 p-MOSFET的性能。在选择性移除之后应该留下足够的硅，以使得形成适 度纯的二氧化珪层作为栅极电介质。对于p-MOSFET和n-MOSFET器件 的各自优化，顶部应变硅层可以生长至适合最大n-沟道性能的最优厚度， 然后在p-MOSFET器件的有源区域上通过掩模生长合适厚度的牺牲氧化 物层来选择性地减薄。对于p-MOSFET器件，在压应变SiGe层上的较薄 的珪确保大部分沟道空穴电荷包含在压应变SiGe层中，所述压应变SiGe 层可比上覆应变硅具有更高的空穴迁移率。p-MOSFET器件可受益于在拉伸应变a面层下方的压应变SiGe层 中形成它们的沟道。某些程度的面内压应变在形成隔离沟槽之后保留在 SiGe层中。SiGe层中沿着宽度轴方向导引的压应变(横向压应变)的量 级和分布基本上取决于隔离沟槽沿宽度轴的分离。类似地，SiGe层中沿着 纵轴方向导引的压应变(纵向压应变)的量级和分布基本上取决于沟槽沿 纵轴的分离。因此在晶体管布置设计中，可调控SiGe层中横向和纵向的 压应变各自的量。如果为了最大化纵向空穴迁移率而优选最大化纵向压应变，则优选将 p-沟道晶体管设计为沟槽沿纵轴具有更大的分离程度，从而最小化SiGe层中沿长度方向的压应变的弹性他豫。如果为了最大化纵向空穴迁移率而 优选最小化横向压应变，则优选将p-沟道晶体管设计为沟槽沿宽度轴具有最小分离程度，从而最有效地减小SiGe层中的横向压应变。如果期望p-沟道MOSFET具有SiGe层中最小的横向压应变，但是具有大于最小宽度 的有效宽度，则可以通过形成多个平行配置的最小宽度p-沟道MOSFET 或等同地形成具有在多个窄沟槽界定区域中形成的沟道的单一 p-沟道 MOSFET来获得期望结果。根据本发明的优选结构和方法可以提供在硅顶层中具有沟道并且具有 沿宽度轴的拉伸应力的p-MOSFET器件。横向应力在STI边缘处不可避 免地趋于零。因此，在其它布图设计和电路设计考虑的限制下，通常希望 优化沟道宽度以最大化在其上施加弹性他豫的沟道宽度分数，并且因此最 大化在其上所述硅具有平行于宽度轴方向的大拉伸应变分量的沟道宽度 分数。该原理通常适用于n-MOSFET和p-MOSFET。与对其优选双轴面 内拉伸应变的n-MOSFET相反，为改善p-MOSFET性能，优选横向同轴 的拉伸应变与纵向同轴的压应变结合。如果在应变硅沟道层中不能获得纵 向同轴压应力，则在p-沟道MOSFET中可至少最小化拉伸应变的纵向分 量。可通过将p-沟道MOSFET设计为其隔离沟槽的间隔沿纵轴足够大， 从而避免由于边缘私泉机理导致的硅p-沟道中拉伸应力的大纵向分量，来 最小化p-沟道中的纵向拉伸应变。本发明的替代实施方案可以在顶部硅层中提供沿着p-MOSFET中沟 道的长度方向的同轴压应力，同时在p-MOSFET沟道的宽度方向上仍获 得拉伸应变。优选的实施方案可有益地^f吏用通it^ p-MOSFET的源极和 漏极区域的凹陷中选择性生长外延SiGe层，从而在p-沟道中施加压应力 的技术。由于应力是线性地叠加的，因此该行为的净效应和常规压缩的 SiGe源^l/漏极的实施方案中相同。因此选择的SiGe源极和漏极插入工艺 可有效地应用于本发明的实施方案中，以与在块状硅CMOS技术中应用 SiGe源极和漏极应力施加物(stressors )(插入物)大致相同的方式引起沿 p-MOSFET的长度的同轴压应力。优选在非应变的珪衬底上外延生长凹陷 的SiGe区域以最有效地以对沟道区施加同轴压应力。相反，如果在他豫 的SiGe虚拟衬底上外延生长，那么可显著减小凹陷的SiGe源极和漏极应 力施加物的有效性，这与常规制造的外延应变硅的情况一样。在蚀刻p-MOSFET沟道末端的凹陷用于选择性地生长外延的SiGe源^L/漏极插入物的工艺中，几乎所有的沿硅沟道长度方向的拉伸应变将通过 边缘弛豫而被消除(假定栅极长度相对于顶部硅层的厚度而言是非常短 的)。虽然这在n-沟道MOSFET中应该避免，但是该弛豫可能对于p-沟道 (空穴)迁移率有利。才艮据本发明的一个优选方面，在露出的非应变硅衬 底上后续共格生长SiGe将在沟道中施加最大的同轴压应力。如果在蚀刻 穿至下方硅衬底的凹陷中生长源极和漏极SiGe插入区域，那么由凹陷的 选择性生长的SiGe源极和漏极插入区域引起的应力将类似于在常规块状 硅工艺中由选择性生长的SiGe源极和漏极插入区域所引起的应力。这是 由于如果SiGe源极和漏极插入区域在弛豫^^板上共格生长，那么它们 产生最大的应力。对于使用其中存在他豫的SiGe虚拟衬底的常规应变硅 的类似的工艺则与此不同。在SiGe虚拟衬底上生长凹陷的SiGe源;fel/漏极 层不会导致硅沟道中的最大的同轴压应力。根据本发明，另一方面，可利 用SiGe源^漏极插入技术引入压应力，同时保留沿横向(宽度)方向的 拉伸应变的优点。如前所述，在压应变SiGe层中仍然可能形成p-沟道器 件。这种选择不需要凹陷的选择性生长的SiGe源极和漏极区域。对上述工艺的一个改变可以掺杂SiGe层使得其可以用作电"接地平 面"。在接地平面MOSFET中，接地平面层与MOSFET的源极接触和电 连接。接地平面MOSFET可具有类似于完4^^的绝缘体上硅(SOI)器 件的静电行为，其中"虚拟SOI"的厚座jl接地平面上的硅层的厚度的两倍。 在一个实施方案中，外延SiGe层可以用硼进行原位p-型掺杂至大于lxl019 原子每cm3的水平。这样的层将适合用于为具有在上覆应变硅层中形成的 器件沟道的接地平面n-沟道FET (GP-n-沟道FET)来制造接地平面。为 了制造GP-p-沟道FET， SiGe接地表面层将进行反向n-型掺杂。所述反向 掺杂可以通过离子注入施主物质如砷或磷且随后进行适当退火循环来实 施。由于砷和磷在SiGe中的增强扩散，因而如果注入分布的J^值位于SiGe 层中，那么掺杂剂将通过在高温下扩散来重新分布以形成与SiGe层共位 的近似矩形脉冲形状的分布。将选择施主物质的注入剂量以在SiGe层中 获得近似均匀的掺杂浓度，所述浓度等于在该层中的初始原位受体掺杂浓 度的两倍。以此方式，原位掺杂p-型的SiGe层将反向掺杂成n-型，具有 近似为lxlO"原子每cmS的净施主浓度。SiGe层和硅外延层中之一或二者可在其组成(原子分数)中包含 0%-1.0%范围内的小百分比的碳。全部其它因素相同时，硅夕卜延层中的碳增加硅层中拉伸应变的量。压应变Ge或SiGe层中的碳减小该层中的应变， 但是在临界厚度约束以内允许引入更大的锗摩尔分数。为了减少受主掺杂 剂主要^1硼的扩散，也可将碳引入任一层中。在二维应力模拟中可见，在表面硅层中产生的应变是不均一的。尤其 是，面内(模拟中的xx)应力/应变分量在有源区的边缘变为零并且随远 离所述边缘移动而增加。预期硅层中的应变在进一步远离其中系统返回至 和覆盖膜相似的所述边缘处(即，具有包含于SiGe层中的所有应变能) 回到零。这导致以下结论应力分布是器件几何结构的强函数，所述器件 几何结构包括面内几何结构(基本上由晶体管的布局确定)和垂直几何结 构(外延层厚度和组成以及STI深度)二者。即，对于具有给定的一组层 厚度和组成的Si/SiGe/Si层结构以及对于给定的沟槽深度和外形，应变将 根据横向有源区尺寸而呈现某一分布。当考虑到实际的三维器件时，由于 沿有源区的长度(L)、宽度(W)和深度轴产生的晶格扭曲的复杂相互作 用，所以情况是复杂的。应变的布局相关性在某些方面可以被看作是一个问题。但是该问题已 经存在，而无论本行业是否已经认识到这是一种常规事项。本行业已经认 识到STI工艺引发的应变(例如，由于衬垫氧化和填料氧化物的致密化所 导致)对于器件特性的重要性。发现阈值电压(VT)和峰值漏极电流(ION) 以非明显的方式依赖于布局，并且认为STI引起的应变是主要因素。常规 应变硅遭受由于边缘弛豫导致的类似的应变的空间依赖性。当将应变硅 MOSFET按比例缩小至小的尺寸时，观察到边缘弛豫很可能是应变硅 MOSFET性能受损的根源。此处记录的简单的模拟表明当有源区尺寸小 时，外延内建的应变得到极大的释放。边缘私豫可使得外延应变硅工艺的 实施变复杂，但是如果理解根源机理的话，可以利用它们通过谨慎的外延 层结构和隔离沟槽工程来获得优势。上述的简单的图用作边缘弛豫问题的图示。如上所述，根据具体的 CMOS技术的设计规则，通过考虑有源区的可以大于宽度的长度尺寸，则 情况将进一步复杂。MOSFET的有效的有源区长度取决于其在电路布局中所处的位置。例 如在NAND栅极中，n-沟道FET可以沿着连续的有源区串联布置，因此 在顶部和底部FET中的纵向应变将主要受到边缘他豫的影响，而在中间的 FET中的纵向应变将受到较少影响。此外，边缘他豫对堆叠体顶部上的FET的漏极末端有影响并且主要影响堆叠体底部的FET的源极末端。这 主要是由于当考虑到其对驱动电流的影响时，在晶体管的源极处的迁移 率可能比在漏极处的迁移率更重要。在釆用应变珪技术的CMOS器件的布 局设计中最优选考虑几何结构及其它效应。实现此处描述的结构和工艺可以提供多个优点，包括在层中没有失配 位错，或至少大量减少失配位错，这导致在其中将制造有源器件的外延硅 层中的穿透位错缺陷的产生可以忽略。预期由于器件性能的变化性下降而 获得较高的良品率。此处描述的结构和方法不需要厚的弛豫SiGe层。避 免使用和形成厚的他豫SiGe层可以显著地降低晶片制造的成本。与常规 的厚SiGe"虚拟衬底"工艺相比，不使用厚SiGe层还改善了块状衬底的热 传导。预期有源器件的自热减少。本发明已就某些优选实施方案进行了描述。本领域技术人员将理解可 对本文所描述的具体的优选实施方案做出各种改变和变化而不改变本发 明的教导。因此，本发明的意图不限于本文所描述的具体的优选实施方案， 而是本发明应由所附的权利要求所限定。
权利要求
1.一种包括至少一个MOSFET的半导体器件，所述半导体器件包括衬底(10，20)，其包含硅并且具有一个或多个沟槽结构(16，18)的第一和第二壁，所述沟槽结构部分延伸进入所述衬底(10，20)，衬底界面区在所述第一和第二壁之间延伸；位于所述衬底界面区上的包含锗的第一层(22)，所述第一层在所述第一和第二壁之间延伸第一间距；在所述第一层上形成的包含硅的第二层(24)，所述第二层在所述第一和第二壁之间延伸；和位于所述第二层(24)上的栅极介电层(50)，所述栅极介电层(50)隔离所述第二层和栅极(52)，使得所述第二层(24)提供所述MOSFET器件的沟道的至少一部分，其中所述第一层(22)中锗的浓度大于所述第二层中锗的浓度，所述半导体器件的特征还在于所述MOSFET器件是n-沟道器件，所述第一层(22)的厚度小于由于所述第一层(22)和所述衬底(20)之间的晶格失配而导致的在所述第一层(22)中形成错配位错处的第一厚度，并且所述第一层(22)在所述衬底界面区中和在所述第二层(24)中在所述第一和第二壁之间的横向范围上产生应变。
2. 根据权利要求1所述的器件，其中所述第一层(22)具有与表征所述 衬底界面区的衬底界面面内晶格间多W目匹配的第一下界面晶格间距，并且 所述第二层(24)具有与_^征所述第一层的上界面的第一层上界面面内晶 格间距相匹配的第二下界面面内晶格间距。
3. 根据权利要求l所述的器件，其中所述第一层(22)和所述第二层(24) 的横向范围由一个或多个浅沟槽隔离结构(58， 60)的第一和第二壁所限 定，每个所述第一和第二壁延伸穿过所述第二层(24 )和所述第一层(22 ) 并且所述一个或多个浅沟槽隔离结构(58， 60)包含绝缘材料，所述第一 层(22)的横向范围在所述第一和第二壁之间延伸。
4. 根据权利要求3所述的器件，其中所述第一层(22)在所述横向范围 上非均匀地部分他豫，并且所述第二层(24)中的应变在所述第一和第二 浅沟槽隔离结构(58， 60)之间的范围上是非均匀的。
5. 根据权利要求l、 2、 3或4所述的器件，其中所述第一层(22)沿所 述MOSFET的长度轴或宽度轴的所述横向范围小于200 nm。
6. 根据权利要求l、 2、 3或4所述的器件，其中所述第一层(22)的锗 原子分数比所述第二层(24 )的锗原子分数大20%或更多，所述第一层(22 ) 的锗原子分数为约20 ~ 100%，所述第二层(24 )的锗原子分数为约0%。
7. 根据权利要求l、 2、 3或4所述的器件，还包括至少一个具有源极区 和漏极区的p-沟道MOS场效应晶体管，所述源极和漏极区适于对所述p-沟道MOS场效应晶体管的所述沟逸施加压应力。
8. 根据权利要求7所述的器件，其中所述源极和漏极区包括位于所述衬 底内的非应变表面上并且与所述衬底内的非应变表面接触的硅锗。
9. 一种制造半导体器件的方法，所述方法包括在衬底(20)上形成包含锗的第一层(22)，所述笫一层包含比所述衬底 (20)更高浓度的锗；在所述第一层(22)上形成包^s眭的第二层(24)，所述第一层(22) 包含比所述第二层(24)更高浓度的锗；和对于MOS场效应晶体管，在所述第二层(24 )上形成栅极介电层(50 ) 和栅极(52 )，所述方法的特征还在于所述第一层(22 )形成为具有压应力并且具有小于在所述第一层(22 ) 中发生塑性变形处的第一厚度的厚度，蚀刻穿过所述第一层(22)和第二层(24)并且进入所述村底，形成 至少部分限定MOS场效应晶体管的沟道的图案，所述蚀刻允许所述第一 层(22)横向扩展，由此对通过所述蚀刻形成的一个或多个开口的壁之间 的所述第二层(24)施加应变。
10. 根据权利要求9所述的方法，其中所述蚀刻形成沟槽，所述沟槽l^ 用绝缘体填充成为浅沟槽隔离结构(58， 60)的一部分。
11. 根据权利要求9所述的方法，其中所述蚀刻非均匀地在所述第二层 (24)的200nm或更小的横向范围上对所述第二层(24)施加应变。
12. 根据权利要求9所述的方法，其中所述第二层(24)的所i^湊向范围使得所述第一层(22)在所述蚀刻期间将应变能转移至与所述衬底(20) 的界面以及转移至所述第二层(24)。
13. 根据权利要求9所述的方法，其中所述第一层(22)是非均匀应变的， 并且是跨所述图案的横向范围不完全他豫的。
14. 根据权利要求9所述的方法，还包括至少形成具有源极区和漏极区的 第二 MOS场效应晶体管，所述源极和漏极区适合于对所述第二 MOS场 效应晶体管的所述沟逸拖加应力。
15. 根据权利要求14所述的方法，其中所述第二MOS场效应晶体管是p-沟道MOS场效应晶体管，并且所述源极和漏极区对所述p-沟道MOS场 效应晶体管的所述沟逸拖加压应力。
16. 根据权利要求14所述的方法，其中所述源极和漏极区通过蚀刻开口形 成，以暴露出所述衬底并且在所述开口内外延生长半导体层。
17. 根据权利要求16所述的方法，其中所述半导体层是硅锗。
18. 根据权利要求9所述的方法，其中所述蚀刻包括在至少一段时间内具 有柔顺性的中间层(40)上形成掩模层(36)，以使所述第一层(22)响应 用于形成所述一个或多个沟槽的所述蚀刻而横向扩展。
19. 根据权利要求18所述的方法，其中所述中间层(40 )是在加热时变得 柔顺的氧化物。
20. 根据权利要求9-18或19所述的方法，其中所述第一层(22)的锗原 子分数比所述第二层(24)的锗原子分数大20%或更多，所述第一层(22) 的锗原子分数为约20% ~ 100%，并且所述第二层(24)的锗原子分fcl 约0%。
全文摘要
在硅衬底上生长薄的SiGe覆盖外延层以在生长平面内具有双轴压应力。在所述SiGe层上沉积薄的硅外延层，所述SiGe层的厚度小于其临界厚度。随后通过所述外延层制造浅沟槽，从而应变能重新分布，使得在所述SiGe层中的压应变发生部分弹性弛豫并且将一定程度的拉伸应变引入相邻的硅层。由于在硅覆盖层中引起拉伸应变的该工艺在本质上是弹性的，所以可以达到期望的应变而不形成失配位错。
文档编号H01L29/165GK101405865SQ200780009566
公开日2009年4月8日 申请日期2007年3月12日 优先权日2006年3月17日
发明者保罗·A·克利夫顿 申请人:艾康技术公司