改善互连叠层中局部气隙形成的控制的制作方法

专利名称：改善互连叠层中局部气隙形成的控制的制作方法
技术领域：
本发明涉及一种在衬底上具有互连叠层的集成电路器件。本发明也 涉及一种制作集成电路器件的互连叠层的方法。
背景技术：
集成电路器件的互连叠层按照国际半导体技术发展蓝图(ITRS)的 预测不断发展。尺寸、互连线之间的电容值以及相应的串扰和RC延迟 都减小了。
所关注的一方面是所述互连叠层的金属间的电介质层部分的介电 常数(dielectricpermittivity) k的减小。通过将空气或真空作为绝缘材料 代替通常使用的低k材料，可以实现最大的减小。例如在US 2004/0229454 Al中描述了这一点。在互连叠层的多个下部互连层面上提 供气隙。所述气隙被横向限制在仅衬底的界定部分。因此，在该文件中 描述的互连叠层包含没有提供气隙的上部互连层面。
US 2004/0229454 Al的处理方案在多个层面的互连叠层中实现气 隙集成，包括交替沉积SiLK作为金属间的电介质层和未掺杂硅玻璃 (USG)层作为层间电介质层。根据众所周知的双镶嵌加工技术，在每 个互连层面上的金属间的电介质层中制备铜金属线部分，并且将通路集 成到层间电介质层中。在互连叠层形成达到中间互连层面之后，沉积蚀 刻阻挡层并横向进行结构化，以限定形成气隙的区域。这个区域的横向 边界通过从底部互连层向中间互连层面的顶部上的蚀刻阻挡层延伸的横 向蚀刻阻挡层限定。
随后，向未遮挡的区域施加氟化氢(HF)。 HF去除了中间金属层的 USG层，穿透下方的SiLK层以侵蚀紧邻下方的互连层面的USG层，并 不断扩展直到到达并侵蚀底部互连层面的金属间的电介质层。这样，在横向限定的区域中、以及在蚀刻阻挡层下的互连层面上形成气隙。在气 隙形成之后，对于顶部互连层面继续进行形成电介质层的处理。
由于在中间互连层面上的金属线之间的沟槽的长宽比改变，采用已 知的等离子体增强化学气相沉积技术的电介质层的非保形的沉积导致中 间层面的金属线之间形成空腔。这里使用术语空腔是为了区别在中间互 连层面下方的互连层面上产生的气隙。所述空腔的形状(宽度和高度) 随着该沟槽的长宽比而变化。同样地，所述空腔的宽度和封闭高度将改 变。
现在参照图1进一步阐明现有技术的气隙处理和涉及这个方法的问 题。图1是互连叠层100的中间和顶部互连层面的示意剖面图。图l中
示出的层序列包括包含金属通路104和106的中间层间电介质层102， 包含金属互连线部分110、 112和114的中间金属间的电介质层108，包 含金属通路118、 120和122的顶部层间电介质层116，以及包含互连金 属线部分126和128的顶部金属间的电介质层124。在中间互连层面顶 部上形成蚀刻阻挡层130。
用于沉积顶部电介质层116和124的非保形等离子体增强CVD技 术的结果是，在金属互连线104和106之间，同样也在金属互连线和横 向蚀刻阻挡层138和140之间的沟槽中形成空腔132、 134和136。空腔 132至136的封闭高度取决于对应的沟槽的宽度变化。沟槽越宽，所述 空腔的封闭高度就越高。图1中有问题的区域以圆圈142重点划出，其 中空腔136和金属互连线部分128重叠。这种情形导致在制作金属互连 线部分128期间产生空腔136的开口。这很有可能导致金属(铜)侵入 空腔。众所周知，在互连叠层中铜的扩散将引起可靠性问题。
用于顶部电介质层116和124的电介质材料在其介电常数方面典型 地不同于用于中间互连层面108的材料。由于在蚀刻阻挡层130中的开 口，顶部层间电介质层116的材料也沉积在中间互连层面108的一些部 分中。因此，所述介电常数和互连叠层的性能在不同的横向区域中变化。 这可能在集成电路器件工作期间导致不良影响。
此外，在中间互连层面108处的互连线部分的帽盖(capping)取决 于是否设置在由横向蚀刻阻挡层138和140限定的开口内部或外部而变
6化。互连线段114，位于开口外部，被例如用SiC制作的蚀刻阻挡层覆
盖(cap)。相反，金属互连线部分110和112被典型地由如CoWP、 CuSiN 等材料组成的自对准阻挡层覆盖。这可能导致在横向蚀刻阻挡层138和 140的内部和外部区域中出现不同的可靠性性能。
如果用旋涂(spin-on)沉积技术代替非保形PECVD沉积技术用于 上部电介质层，会观察到类似的问题。由于在所述开口区域中的金属互 连线之间的空间必须填充，用于电介质的沉积技术必须是填充间隙的工 艺。否则，许多不需要的空腔将继续保留在这个层面，这是通路失准 (misalignment)的主要原因。通路失准可能导致铜侵入余下的空腔，因 此在互连叠层中产生不必要的铜扩散。即使这个问题得到解决，使用该 替代的沉积技术也不会改变关于在中间互连层面108上存在不同的电介 质材料的情形，这导致在互连层面的不同的横向部分中的有效介电常数 的差别。另外，当采用旋涂沉积技术时，由于对于金属间的互连层面108 上的金属互连线部分采用不同的帽盖而引起的可靠性性能方面的所述差 异仍然存在。

发明内容
因此，本发明的一个目的是提供一种制作集成电路器件的互连叠层 的方法，该方法可以在下部互连层面处存在气隙时改善互连叠层的可靠 性性能。
本发明的另一 目的是提供一种集成电路器件，该集成电路器件具有 在下部互连层面处包含气隙的互连叠层，具有改良的可靠性。
为了更加清晰，下面的说明将在涉及器件方面之前先涉及本发明的 方法方面。
根据本发明的第一方面，提供了一种制作集成电路器件的互连叠层 的方法，包括形成具有多个互连层面的互连叠层的步骤。将形成的互连 叠层从距衬底的参考表面最小距离的底部互连层面延伸至距该参考表面
最大距离的顶部互连层面。所述方法包括以下步骤
制作各个互连层面，该互连层面包含平行于参考衬底表面并在各个 互连层面的金属间的电介质层部分之间延伸的金属互连线部分，或者在下部中间互连层面的顶部上，或者恰好在制作上部中间互连 层面之前，制作下部蚀刻阻挡层，该下部蚀刻阻挡层对于侵蚀金属间的 电介质层部分的选择性蚀刻剂是不可渗透的，
在上部中间互连层面的顶部上制作上部蚀刻阻挡层，该上部蚀刻阻 挡层对于所述选择性蚀刻剂是不可渗透的，
在上部和下部蚀刻阻挡层中制作至少一个各自的蚀刻开口 ，以及在 上部和下部蚀刻阻挡层上制作连接两个各自的蚀刻开口的至少一个各自 的蚀刻通路，
制作横向蚀刻阻挡衬里，所述蚀刻阻挡衬里沿着蚀刻通路的侧壁延 伸并且对于所述选择性蚀刻剂是不可渗透的，以及
通过穿过蚀刻通路施加所述选择性蚀刻剂，在一个或更多个互连层 面上制作气隙，所述气隙设置在下部蚀刻阻挡层下方。
这里使用术语底部、顶部、上部和下部、上方和下方说明与衬底的 参考表面相关、或相对于参考表面彼此相关的互连叠层的结构元件的设 置方式。例如，底部互连层面是具有比其它所有互连层面距该参考表面 更小的距离的互连层面，顶部互连层面是具有比其它所有互连层面距该 参考表面更大的距离的互连层面。设置在第二层下方的第一层具有比第 二层距该参考表面更小的距离。例如，衬底的参考表面是在未加工的晶 片上制作电路元件和互连叠层之前的未加工的晶片的表面。相反的晶片 表面，通常指该晶片的背面，形成相等的适当的参考表面。无论如何， 集成电路器件在空间中的取向与在这个段落的开头提到的术语的正确的 解释无关。
这里使用术语互连层面用于包含距该参考衬底表面给定(相等)的 距离的金属互连部分和金属互连部分之间的金属间的电介质层部分的 层。重要的是区分金属间的电介质层和层间电介质层。为了该限定的目 的，后者不认为是各个互连层的整体部分。而是层间电介质层设置在两 个各自相邻的互连层面之伺。
本发明的方法在上部中间互连层面和下部中间互连层面之间采用 至少一个蚀刻通路，用于在下部中间互连层面下方的互连层面处形成气 隙。所述蚀刻通路具有比包含气隙的互连叠层的横向区域小得多的横向延伸。形成用于将选择性蚀刻剂从上部中间互连层面传送至下部互连层 面的通道。蚀刻通路的体积由覆盖其侧壁的横向蚀刻阻挡衬里限制。所 述蚀刻阻挡衬里对用于形成所述气隙的选择性蚀刻剂是不可渗透的，因 此在蚀刻步骤期间保护周围的材料不受选择性蚀刻剂的影响。
为了保护蚀刻通路周围的材料，本发明的方法也包括在上部中间互 连层面顶部上形成上部蚀刻阻挡层以及在上部蚀刻阻挡层下方形成下部 蚀刻阻挡层。或者在下部中间互连层面顶部上，或者在上部中间互连层 面的下方，形成下部蚀刻阻挡层。在后者的替代方式中，恰好在形成上 部中间互连层面之前沉积。
然而，根据本发明的蚀刻阻挡层的用途不仅限于保护。本发明的方 法也可采用相同的低k阻挡层，即上部蚀刻阻挡层，作为上部中间互连 层面的顶部上的金属互连线部分的帽盖。因此，本发明的方法解决了这 个可靠性问题。
此外，由于用于形成气隙的选择性蚀刻剂是通过蚀刻通路经上部中 间互连层面传送，所述上部中间互连层面在蚀刻步骤期间几乎保持完整。 因此，除了所述通路，上部中间互连层面的金属间的电介质层横向保持 一致。没有必要在蚀刻步骤之后填充沟槽部分。因此，在上部互连层面 处的有效介电常数几乎完全没有被引入下部互连层面的气隙所需的处理 所改变。
总之，通过将用于气隙形成的选择性蚀刻剂的通道局限于蚀刻通 路，以及保护上部中间互连层面不受所述蚀刻剂的侵蚀，消除了现有技 术的气隙形成需要的处理工艺的有害影响。
在下文中将说明本发明的方法的优选的实施例。除非明确地相反提 及，否则所述实施例可以互相结合。
本发明的方法的不同的实施例提供制作顶部层间电介质层的替代 的方法。顶部层间电介质层设置在上部蚀刻阻挡层的上方。
在第一替代的实施例中，这包括通过不会填充蚀刻通路的沉积技术 沉积顶部层间电介质层。例如，这种沉积技术可以是选择性保形或非保 形化学气相沉积技术，或非填充旋涂技术。由于可形成具有相等的长宽 比的蚀刻通路，这个步骤将导致在蚀刻通路中或上方延伸至基本相等层面的形状一致的空腔。这样，防止了所述蚀刻通路上方的空腔中的互连 线部分断开。所述上部中间互连层面的金属间的电介质层的横向不一致 性受限于(之前的)的蚀刻通路，这将显示出局部减小的介电常数。这 对有效介电常数的贡献相当小，因此对所述器件的可靠性没有有害影响。 第一替代实施例可能导致在蚀刻通路边缘以及下方的层间电介质材料处 轻微沉积层间电介质材料。
在第二替代实施例中，沉积顶部层间电介质层的步骤采用将填充蚀 刻通路的沉积技术。这可以通过适当的旋涂工艺实现。在这个实施例中， 所述上部中间互连层面的金属间的电介质层的横向不一致性也受限于 (之前的)蚀刻通路。这个贡献相当小，因此对所述器件的可靠性没有 有害影响。
在另一实施例中，在制作气隙之前制作横向蚀刻阻挡层。所述横向 蚀刻阻挡层由所述选择性蚀刻剂是不可渗透的材料制造。所述横向蚀刻 阻挡层优选地从上部蚀刻阻挡层延伸至底部互连层面以便阻止所述选择 性蚀刻剂在所有具有气隙的互连层面上横向分布。所述横向蚀刻阻挡层 有别于所述横向蚀刻阻挡衬里。所述横向蚀刻阻挡层用作限制选择性蚀 刻剂横向延伸的阻挡层，因而限制衬底上的气隙区域(或多个区域)，而 所述蚀刻阻挡衬里起保护蚀刻通路的侧壁不受选择性蚀刻剂的侵蚀的作 用。
在另 一优选的实施例中，制作横向蚀刻阻挡衬里的步骤包括在蚀刻 通路的所有面上(包括蚀刻通路的底面)沉积蚀刻阻挡衬里的步骤，以 及从蚀刻通路的底面去除蚀刻阻挡衬里的步骤。例如，从底面去除蚀刻 阻挡衬里可以采用反应离子蚀刻(RIE)工艺实现。同时，所述蚀刻阻 挡衬里材料可以从晶片的其他区域去除，当然除了从蚀刻通路的侧壁之 外。
根据本发明的第二方面，提供在衬底上包含互连叠层的集成电路器 件。所述互连叠层包括
包含距衬底的参考表面最小距离的底部互连层面和距参考表面最 大距离的顶部互连层面的多个互连层面，
平行于参考衬底表面在各自互连层面上的金属间的电介质层部分
10之间延伸的金属互连线部分，
设置在顶部互连层面下方的上部中间互连层面上并对侵蚀金属间 的电介质层部分的选择性蚀刻剂是不可渗透的上部蚀刻阻挡层，以及
设置在上部中间互连层面下方并对所述选择性蚀刻剂是不可渗透 的下部蚀刻阻挡层。
上部和下部蚀刻阻挡层各自包含由横向蚀刻阻挡衬里限定的至少 一个蚀刻开口，该横向蚀刻阻挡衬里从上部蚀刻阻挡层中的蚀刻开口延 伸至下部蚀刻阻挡层中的蚀刻开口，并对选择性蚀刻剂是不可渗透的。 设置在下部蚀刻阻挡层下方的一个或更多互连层面上存在气隙。
由于上述影响可靠性的处理问题得到解决，本发明的第二方面的集 成电路器件具有改良的可靠性性能。特别是，与现有技术相比，在上部 中间互连层面上的介电常数的横向不一致性完全或几乎完全消除。这是 因为介电常数的局部变化仅发生在(之前的)蚀刻通路，该蚀刻通路或 者通过空腔的存在是可见的，或者由于随后用下一个层间电介质层的电 介质材料填充而几乎不可见。本发明的集成电路器件完全避免了铜从金 属互连线部分渗透入相邻的层间或金属间的电介质层。
由于存在横向蚀刻阻挡衬里，通路侧壁对选择性蚀刻剂是不可渗透 的。在本发明的集成电路器件中，横向蚀刻阻挡衬里从上部蚀刻阻挡层 中的蚀刻开口延伸至下部蚀刻阻挡层中的蚀刻开口 。正如对本发明的方 法的上述描述解释的那样，可以用这种方式提供用于从上部中间互连层 面到下部互连层面传送选择性蚀刻剂的蚀刻通路。在随后处理互连叠层 期间，这样的蚀刻通路不需要保留。类似地，集成电路器件的蚀刻开口 形成蚀刻阻挡层的局部中断，该蚀刻开口可能用或者可能不用另一材料 填充。这意味着，根据之前说明的不同的各个处理的实施例，蚀刻通路 和蚀刻开口在本发明的该方面的集成电路器件中可能被填充或者不被填 充。无论如何，所述横向蚀刻阻挡衬里的存在和蚀刻阻挡层的中断形成 了根据本发明的处理的明显的标志，即使例如用电介质材料填充在上部 和下部蚀刻阻挡层中的开口和/或它们之间的通路。
在下文中将描述本发明的集成电路器件的优选的实施例。如前所 述，实施例可以互相结合，除非另外明确地提及。例如，本发明的集成电路器件可采用芯片形式，或采用在分离为单 个芯片之前的处理后的晶片的形式。所述集成电路器件也可以采用系统 级封装的形式。系统级封装典型地包括几个芯片。当然，如果系统级封 装中的多个芯片中仅一个形成根据本发明的集成电路器件，整个系统级 封装同样适用。
典型地，互连叠层还包括用于连接两个相邻互连层面的互连线部分 的金属通路，以及平行于衬底的参考表面延伸的在金属通路之间和各个 相邻互连层面之间的层间电介质层部分。
优选地，层间电介质层部分由对选择性蚀刻剂是可渗透的材料制 成。这样，选择性蚀刻剂可到达下部互连层面并侵蚀那里的金属间的电 介质层部分以形成气隙。当然重要的是层间电介质层材料应该与选择性 蚀刻剂接触时是稳定的。
如果需要从形成气隙保存特定的互连层面，本发明的概念也可以应 用在这些下部互连层面处。也即，可以在两个蚀刻阻挡层之间形成蚀刻 通路以限定不会被选择性蚀刻剂侵蚀的区域。当然，如之前详细描述的 那样，必须用蚀刻阻挡衬里覆盖蚀刻通路的侧壁以防止选择性蚀刻剂扩 散进入各自的电介质层。
根据另一实施例，在上部和下部蚀刻阻挡层中的蚀刻开口之间提供 一个空腔。所述空腔形成上述本发明的优选的实施例的处理的标志。艮口， 它反映出用于在上部蚀刻阻挡层顶部上的层间电介质层的非间隙填充
(non-gap-filling)的沉积工艺。在替代的实施例中，如在上述有关方法 的实施例中详细描述的那样，在上部和下部蚀刻阻挡层中的蚀刻开口用 电介质材料填充。
所述下部蚀刻阻挡层在替代的实施例中可以，或者设置在位于上部 中间互连层面下方的下部中间互连层面顶部上，或者可以设置在上部中 间互连层面和层间电介质层之间。第一替代实施例保护上部中间互连层 面和下方的层间电介质层。当然如果必要，保护的范围可以延伸至下部 互连层面，因此增加了蚀刻通路的长度。在这个实施例中，在下部蚀刻 阻挡层紧邻下方及在蚀刻通路紧邻下方形成气隙。因此，在随后的非间 隙填充电介质沉积工艺期间，可以在蚀刻通路的底部沉积电介质材料。通过第二替代实施例可以解决这个问题，其中在金属互连层面(如 上部中间互连层面)紧邻下方设置下部蚀刻阻挡层。在这个实施例中， 蚀刻通路在下方的层间电介质层上终止，该层间电介质层与选择性蚀刻 剂接触是稳定的。因此，在蚀刻通路紧邻下方及在下部蚀刻阻挡层下方 没有设置气隙。因此，所述气隙没有在上部蚀刻阻挡层顶部沉积的电介 质材料。
可以通过提供横向蚀刻阻挡层横向限制气隙的形成，该横向蚀刻阻 挡层对选择性蚀刻剂是不可渗透的，并从上部蚀刻阻挡层延伸至底部互 连层面。


下一步将参考

本发明的方法和器件方面的其它实施例。 图1示出根据现有技术的上部互连叠层部分的剖面图。
图2示出制作期间集成电路器件的互连叠层的表面的示意顶视图。 图3至图6示出在不同处理阶段时所述互连部分的上部区域沿图2
中的线III-III的剖面图。
图7示出在制作顶部互连层面后，图2至图6的集成电路器件的延
伸的剖面图。
图8示出根据替代的实施例，在制作顶部互连层面后，图2至图6 的互连叠层的延伸的剖面图。
图9和图10示出在对应于图5和图6的处理阶段，集成电路器件 的替代的实施例的互连叠层的剖面图。
图11示出根据另一实施例，在制作顶部互连层面后，图9和图10 的互连叠层的延伸的剖面图。
图12示出根据第二替代的实施例，在制作顶部互连层面后，图9 和图10的互连叠层的延伸的剖面图。
具体实施例方式
图2示出制作期间集成电路器件201的互连叠层200的表面部分的 示意顶视图。图2的说明是示意性的，因为它结合了不同的掩模步骤的设计。因此，如图2中表示的，并非图2中示出的所有的结构性元件都 是同时可见的，在下列的说明中将更加清晰。阴影区域指示嵌入金属间
的电介质层(在该图中未示出)的金属互连线部分202至210的位置和 范围。应当注意，在沉积上部蚀刻阻挡层211之前进行金属互连线部分 的制作，同时形成用于下一步描述的掩模步骤的(也将被称为)硬掩模。 即，在上部蚀刻阻挡层211中提供两个开口 212和214用于制作蚀刻通 路。所述掩模211由碳化硅SiC制成。应当注意，图2中示出的结构是 一个示例说明的例子，没有必要反映真正掩模布局的部分。
虚线III-III指示互连叠层200的截断平面的位置。对应的剖面图在 图3中示出。图3示出硬掩模或具有开口212和214的上部蚀刻阻挡层 211。已经通过干蚀刻穿过金属间的电介质层220和层间电介质层222 准备蚀刻通路216和218。然而，也可以采用适应集成在最后的通路和 金属层面的电介质材料的化学蚀刻(湿或干)进行这个步骤。金属间的 电介质层220典型地由USG (未掺杂的硅玻璃)制成，而层间电介质层 222由在该领域众所周知的材料即多孔SiLK树脂制成。金属间的电介质 层220嵌入金属互连部分202和204以便形成上部中间互连层面224。 层间电介质层222嵌入连接金属互连部分204至下部中间互连层面232 上的金属互连部分230的通路部分226和228。
在下部中间电介质层234和层间电介质层222之间设置下部蚀刻阻 挡层236。所述下部蚀刻阻挡层236如同上部蚀刻阻挡层211 —样由碳 化硅SiC制成。它在与上部蚀刻阻挡层211中的开口 212和214相同的 横向位置具有相同的横向延伸的开口 238和240。因此，蚀刻通路216 和218从上部蚀刻阻挡层211延伸穿过上部中间互连层面224、上部中 间互连层面222和下部蚀刻阻挡层236。
此外，横向蚀刻阻挡层的部分242和244在图3的剖面图中是可见 的。横向蚀刻阻挡层用于限制在随后的处理步骤中形成的气隙横向延伸 为横向蚀刻阻挡层封闭的区域。典型地，横向蚀刻阻挡层限定了互连叠 层的矩形区域。
图4示出在上部蚀刻阻挡层211的顶部上沉积蚀刻阻挡衬里246之 后在随后处理阶段图2和图3的互连叠层200。所述蚀刻阻挡衬里246由碳化硅SiC制成。
应当注意，本实施例是基于采用氟化氢(HF)作为用于金属间的电 介质层的材料的选择性蚀刻剂，该材料在这个实施例中是USG。众所周 知，SiC对HF是不可渗透的。然而，应当理解，也可以基于相同的处 理概念采用不同材料的组合。 一般的概念是选择性蚀刻剂必须适合去除 金属间的电介质层的材料，在其中形成气隙。因此，必须选择层间电介 质层的材料， 一方面对选择性蚀刻剂是可渗透的，另一方面不会被选择 性蚀刻剂破坏。
所述蚀刻阻挡衬里246在蚀刻通路216和218中形成横向蚀刻阻挡 衬里246.1和246.2。在接下来的处理步骤中去除蚀刻通路216和218中 的底部部分246.3和246.4，其结果在图5中示出。可以采用反应离子蚀 刻(RIE)实现去除底部部分246.3和246.4。在这个步骤中也从互连叠 层200的表面去除蚀刻阻挡衬里246。在这个步骤之后，蚀刻通路216 和218的底部打开，而侧面得到横向蚀刻阻挡衬里246.1和246.2的保护， 不受HF侵蚀。
在接下来的HF蚀刻步骤中，在由横向蚀刻阻挡层242和244限定 的区域内从互连叠层去除下部中间金属间的电介质层234。因此，在上 部中间互连层面224除开口 216和218外基本保持完整的同时，在下部 中间互连层面232上形成对应的气隙部分248、250和252。形成气隙248 至252之后，HF蚀刻剂穿过下部中间层间电介质层254进入由横向蚀 刻阻挡层242和244限定的横向限制内。因此，所述选择性蚀刻剂到达 下一个金属间的电介质层，该金属间的电介质层被溶解以形成另一气隙。
在图7中的延伸的剖面图中示出了这个蚀刻步骤的结果。应当注意， 所示结构是为了说明目的的示范性质的。互连层面的数量和互连线部分 的布局的详情将随特定的集成电路器件的功能而变化。然而，可以清楚 地看到，通过前述的处理，在下部蚀刻阻挡层236下方的互连层面上形 成已经形成气隙。因此，继续形成气隙，直至底部互连层面256。蚀刻 阻挡层258阻止HF蚀刻进一步渗入位于下方的衬底260。
通过采用非保形CVD工艺沉积USG材料的顶部电介质层262完成 互连叠层200。这导致在(之前的)蚀刻通路216和218中分别形成空腔264和266。在参考数字270和272处示意性示出，在空腔264和266 的侧壁以及下方的下部中间层间电介质层254的顶部上沉积仅少量的 USG材料。最终的互连叠层包含顶部通路部分274至278和顶部金属互 连线部分280和282。
图8示出根据第二替代的实施例，在制作顶部互连层面后，图2至 图6的互连叠层的延伸的剖面图。在图7中示出类似的互连叠层的结构。 唯一的区别是对应于图7的空腔264和266的空腔864和866没有显示 出对应于图7的顶部电介质层262的顶部电介质层862的电介质材料的 沉积。这可以采用选择性CVD或旋涂沉积电介质工艺以形成空腔来实 现。在Z.Gabric等人的"Air gap technology by selective ozone/TEOS deposition" ， Proceedings of the IEEE International Interconnect Technology Conference) 2004，第151-153页(2004)中说明了适当的选择性CVD技 术，通过引用将其结合在本文中。
图9至图11示出在制作用于集成电路器件901的互连叠层900的 替代的实施例期间不同的处理阶段。所示出的处理阶段对应于前面互连 叠层200的图5、图6和图7的那些阶段。因此，本实施例的互连叠层 卯0的一般结构类似于前述实施例的互连叠层200的结构。下面的描述 集中在不同实施例之间的结构差异。对应于前述实施例的结构性元件， 参考数字将用于对应于前述实施例的那些数字，除了第一个数字将是9 而不是2。
不同于图5、图6和图7的互连叠层，互连叠层900包含位于上部 中间互连层面924紧邻下方的下部蚀刻阻挡层936。因此，蚀刻通路916 和918具有减小的长度，并在对应于图5至图7的层间电介质层222的 层间电介质层922上终止。然而，进一步处理与更早描述的处理类似， 获得空腔964和966减小的长度的互连叠层。应当注意，在这个实施例 中替代的沉积技术也用于上部蚀刻阻挡层911顶部的电介质材料。总结 这些选项，图11示出根据非保形CVD技术形成的空腔966，其在侧壁 和层间电介质层934上沉积一些电介质材料。相反，示出根据选择性CVD 技术处理的空腔964，如上所述。
图12示出类似于图11的集成电路器件1201的替代的实施例，除
16了之前的蚀刻通路1216和1218用顶部互连层面1262的电介质材料以间 隙填充旋涂技术填充之外。
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此外，本发明也可实施为具有比这里描述的实施例中所提供的部件 更少的部件，其中一个部件实现多个功能。本发明也可以采用比附图中 说明的更多的元件实施，其中通过在实施例中提供的一个部件实现的功 能分布在多个部件上。
本领域的技术人员将容易理解在不背离本发明范围的情况下，在
说明书中公开的各种参数可以修改，并且所公开的和/或要求保护的各种 实施例可以组合。
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权利要求
1. 一种集成电路器件(201)，包含衬底上的互连叠层(200)，该互连叠层包括多个互连层面，包含距衬底参考表面最小距离的底部互连层面(256)和距该参考表面最大距离的顶部互连层面(283)，金属互连线部分(202，204)，平行于参考衬底表面并且在各自的互连层面上的金属间的电介质层部分(220)之间延伸，上部蚀刻阻挡层(211)，设置在顶部互连层面(283)下方的上部中间互连层面(224)上，并且对于侵蚀金属间的电介质层部分的选择性蚀刻剂是不可渗透的，以及下部蚀刻阻挡层(236)，设置在上部中间互连层面(224)下方，并且对于所述选择性蚀刻剂是不可渗透的，其中上部和下部蚀刻阻挡层(211，236)各自包含由横向蚀刻阻挡衬里(246.1，246.2)限定的至少一个蚀刻开口(212，214，238，240)，所述横向蚀刻阻挡衬里(246.1，246.2)从上部蚀刻阻挡层(211)中的蚀刻开口(212)延伸至下部蚀刻阻挡层(236)中的蚀刻开口(238)，并且对于所述选择性蚀刻剂是不可渗透的，并且其中在一个或更多个互连层面(232)上存在着气隙(248，250，252)，所述气隙(248，250，252)设置在下部蚀刻阻挡层(236)下方。
2. 根据权利要求1所述的集成电路器件，还包括用于连接两个相邻 的互连层面(232， 224)的互连线部分(230， 204)的金属通路(226， 228)，并且层间电介质层部分(222)平行于参考衬底表面、在金属通路 之间以及各自相邻的互连层面之间延伸。
3. 根据权利要求2所述的集成电路器件，其中所述层间电介质层部 分(222)由对于所述选择性蚀刻剂不可渗透的材料制成。
4. 根据权利要求1所述的集成电路器件，其中空腔(264， 266)在 上部和下部蚀刻阻挡层(211， 236)中的蚀刻开口 (212， 238)之间延 伸。
5. 根据权利要求l所述的集成电路器件，其中所述上部和下部蚀刻阻挡层中的蚀刻开口 (916， 918)填充有电介质材料。
6. 根据权利要求1所述的集成电路器件，其中所述下部蚀刻阻挡层 (236)设置在下部中间互连层面(232)的顶部上，所述下部中间互连层面(232)位于所述上部中间互连层面(224)下方。
7. 根据权利要求1所述的集成电路器件，其中所述下部蚀刻阻挡层 (936)设置在所述上部中间互连层面(924)和紧邻下方的层间电介质层(922)之间。
8. 根据权利要求1所述的集成电路器件，还包括横向蚀刻阻挡层 (242， 244)，所述横向蚀刻阻挡层(242， 244)对于所述选择性蚀刻剂是不可渗透的，并且从所述上部蚀刻阻挡层(211)延伸至底部互连层面 (256)，横向限制气隙存在的区域。
9. 一种用于制作集成电路器件(201)的互连叠层(200)的方法， 包括形成从距衬底参考表面最小距离的底部互连层面(256)至距该参考 表面最大距离的顶部互连层面(283)的多个互连层面，所述方法包括以 下步骤制作各个互连层面，所述互连层面包含平行于参考衬底表面并且在 各自的互连层面的金属间的电介质层部分(220)之间延伸的金属互连线 部分(230， 204)，或者在下部中间互连层面的顶部上，或者恰好在制作上部中间互连 层面(224)之前，制作下部蚀刻阻挡层(236)，所述下部蚀刻阻挡层(236) 对于侵蚀金属间的电介质层部分的选择性蚀刻剂是不可渗透的，在上部中间互连层面(224)的顶部上制作上部蚀刻阻挡层(211)， 所述上部蚀刻阻挡层对于所述选择性蚀刻剂是不可渗透的，在上部和下部烛刻阻挡层(211， 236)中制作至少一个各自的蚀刻 开口，以及在上部和下部蚀刻阻挡层(211， 236)上制作连接两个各自 的蚀刻开口 (212， 214， 238， 240)的至少一个各自的蚀刻通路，制作横向蚀刻阻挡衬里，所述蚀刻阻挡衬里沿着蚀刻通路的侧壁延 伸并且对于所述选择性蚀刻剂是不可渗透的，以及通过穿过蚀刻通路施加所述选择性蚀刻剂，在一个或更多个互连层面(232)上制作气隙(248， 250， 252)，所述气隙(248， 250， 252) 设置在下部蚀刻阻挡层(236)下方。
10. 根据权利要求9所述的方法，在形成顶部互连层面的步骤之前， 包括通过将不会填充蚀刻通路(864， 866)的沉积技术而沉积顶部层间 电介质层(862)的步骤。
11. 根据权利要求9所述的方法，在形成顶部互连层面的步骤之前， 包括通过将不会填充蚀刻通路(1216， 1218)的技术而沉积顶部层间电 介质层(1262)的步骤。
12. 根据权利要求9所述的方法，在制作气隙的步骤之前，还包括 采用对于所述选择性蚀刻剂不可渗透的材料、从顶部蚀刻阻挡层(211) 至底部互连层面(256)制作横向蚀刻阻挡层(242， 244)的步骤。
全文摘要
本发明涉及一种用于制作集成电路器件的互连叠层的方法。在一个或更多互连层面上的互连叠层中制作气隙。所述方法包括在下部蚀刻阻挡层(236)和上部中间互连层面(224)的顶部上的上部蚀刻阻挡层(211)之间形成局部蚀刻通路(216，218)。与现有技术的器件相比，消除了在所述上部中间互连层面上的介电常数的横向不一致性。由于在已完成的互连叠层中，仅在(之前的)蚀刻通路处发生介电常数的局部变化，所述蚀刻通路或者因为空腔的存在是可见的，或者由于之后被下一个层间电介质层的电介质材料填充而几乎不可见。本发明的集成电路器件完全避免了铜从金属互连线部分渗透进入相邻层间或金属间的电介质层。
文档编号H01L21/768GK101454891SQ200780019990
公开日2009年6月10日 申请日期2007年3月21日 优先权日2006年3月30日
发明者劳伦·高塞特, 弗雷德里克-格扎维埃·加亚尔, 让·雷蒙德·雅克·马里·蓬查特兰 申请人:皇家飞利浦电子股份有限公司;原子能委员会