专利名称：去除氮化硅薄膜的干法蚀刻方法
技术领域：
本发明涉及半导体非易失性存储器件制作时的干法蚀刻方法，具体地说， 涉及一种去除氮化硅薄膜的干法蚀刻方法。
背景技术：
闪存是一种非易失存储器，其在系统断电的情况下，依然能够存储电荷。
闪存的存储单元是一个MOS管，但其构造和一般的MOS管略有不同。闪存 MOS管的结构如图1所示，该闪存MOS管区域1的结构自下而上包括硅衬底 10、门极氧化层11、浮栅12、极间氧化层13和控制栅极(未图示)。浮栅12 是由氮化硅(Si3N4)薄膜制成，用于存储电荷。门极氧化层11和极间氧化层13 均为二氧化硅(Si02)薄膜。
一般同一晶圓上需要制作多种半导体器件，不同半导体器件功能不同，各 部分的参数要求也就不同。为了制作不同厚度的门极氧化层，各个半导体器件 的门极氧化层要分开制作。制作时，为了在除闪存MOS管区域l外制作其他半 导体器件，需要将其他半导体器件区域2对应的氧化层薄膜和氮化硅薄膜去除 (参阅图2)。图2是在各薄膜去除过程中其他半导体器件区域2的结构示意图。 在薄膜去除过程中首先采用湿法蚀刻将极间氧化层所在的氧化层薄膜23去除； 然后耒用干法蚀刻去除氮化硅薄膜22以及部分门极氧化层所在的氧化层薄膜 21;最后采用湿法蚀刻去除剩余的门极氧化层所在的氧化层薄膜21。对晶圓进 行清洗、干燥步骤后，在非闪存MOS管区域制作其他器件的门极氧化层24。
采用上述方法后发现，生成的其他半导体器件的门极氧化层24小于预期的 厚度，严重时，比预期的厚度少10埃，这种情况严重影响了半导体器件的电学 性能。研究发现，硅村底表面的硅晶格在上述干法蚀刻步骤中受到等离子体的 强烈轰击遭到破坏，从而使得其他器件的门极氧化层无法淀积在被破坏的区域。
发明内容
有鉴于此，本发明解决的技术问题在于提供一种有效减少硅衬底损坏的去除氮化硅薄膜的干法蚀刻方法。
为解决上述技术问题，本发明提供了 一种去除氮化硅薄膜的干法蚀刻方法。 所述干法蚀刻方法在制程腔室内进行，其中制程腔室内位于等离子区两侧的上
基板和下基板的电势差小于300伏。
与现有技术相比，本发明提供的去除氮化硅薄膜的干法蚀刻方法，通过减 小等离子区的电势差，降低了等离子体的活动的剧烈程度，从而大大减少了等 离子体穿过门极氧化层对硅衬底轰击的几率。
图l是晶圆上闪存MOS管的结构示意图。 图2是晶圆上其他半导体器件的结构示意图。
具体实施例方式
以下结合附图对本发明提供的去除氮化硅薄膜的干法蚀刻方法其中一实施 例作详细描述，以期进一步理解发明的技术方案、目的以及有益效果等。
请参阅图2，为了简明描述起见，本实施例将蚀刻氮化硅薄膜、门极氧化物 与极间氧化物所在的氧化层薄膜称为ONO蚀刻工艺。
本发明提供的干法蚀刻方法应用在ONO蚀刻工艺中。该干法蚀刻方法用于 去除非闪存MOS管区域的氮化硅薄膜22，在制程腔室内进行。制程腔室的等离 子体区的上下两侧具有上基板和下基板。上极板连接源极功率，激发输入制程 腔室的气体产生等离子体。下极板连接一个偏置功率，与上基板之间形成电势 差促使等离子体向下运动。进行本发明的干法蚀刻方法时，首先将晶圆放置在 下极板上，将制程腔室抽成符合要求的真空状态，输入蚀刻气体如CH2F2;然后， 设置制程腔室的源极功率和偏置功率，保证上基板和下基板电势差小于300伏； 最后，蚀刻气体在源极功率的作用下分解成等离子体，在上基板和下基板电势 差的作用下，等离子体向下运动，与晶圓表面的氮化硅薄膜22进行反应，完成 对氮化硅薄膜的蚀刻。为了将氮化硅薄膜22蚀刻干净，需要蚀刻掉部分氮化硅 薄膜22下面的氧化层薄膜21，但是为了避免对硅衬底表面硅晶格的损伤，剩余 的氧化层薄膜21要保留30埃的厚度。
采用本发明的干法蚀刻方法，通过上基板和下基板电势差小于300伏，减少等离子体轰击硅衬底的几率，使得在后续工艺中，在其他半导体器件硅衬底
表面氧化形成的门极氧化层24的厚度符合预期的标准。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定， 本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权 利要求书的保护范围。
权利要求
1.一种去除氮化硅薄膜的干法蚀刻方法，其特征在于，所述干法蚀刻方法在制程腔室内进行，其中制程腔室内位于等离子区两侧的上基板和下基板的电势差小于300伏。
2. 如权利要求1所述的去除氮化硅薄膜的干法蚀刻方法，其特征在于，所述干 法蚀刻方法使用的蚀刻气体与氮化硅薄膜发生化学反应。
3. 如权利要求1所述的去除氮化硅薄膜的干法蚀刻方法，其特征在于，所述干 法蚀刻方法去除的氮化硅薄膜在晶圆的闪存区域用于存储电荷。
4. 如权利要求1所述的去除氮化硅薄膜的干法蚀刻方法，其特征在于，位于氮 化硅薄膜和晶圆硅村底之间的是氧化层薄膜，所迷去除氮化硅薄膜的干法蚀刻 方法中要将所述氧化层薄膜保留在30埃的厚度。
全文摘要
本发明公开了一种去除氮化硅薄膜的干法蚀刻方法，涉及半导体制造领域的蚀刻工艺。所述干法蚀刻方法在制程腔室内进行，其中制程腔室内位于等离子区两侧的上基板和下基板的电势差小于300伏。与现有技术相比，本发明提供的去除氮化硅薄膜的干法蚀刻方法，通过降低等离子区的电势差，大大减少了等离子体对晶圆硅衬底轰击的几率，优化了后续工艺。
文档编号H01L21/02GK101587836SQ20081003767
公开日2009年11月25日 申请日期2008年5月20日 优先权日2008年5月20日
发明者方文强, 朱海波, 钟鑫生, 黄敬勇 申请人:中芯国际集成电路制造(上海)有限公司