专利名称：射频器件薄介电质电容的刻蚀方法
技术领域：
本发明涉及一种半导体集成电路的制造工艺方法，特别是涉及一种 用于射频器件产品中电容的等离子干法刻蚀的方法。
背景技术：
在射频器件工艺中，需要在做第二层铝配线时，做金属电容(MIM)。 即在第二层铝(Al)淀积后，再依次淀积一层作为电介质层的氮化硅(SiN) 和作为上部电极的金属氮化钛(TiN)，并涂好光刻胶(PR)且曝光，进行 氮化硅的干法刻蚀。为了防止漏电，且考虑到工艺窗口和工艺稳定性，要 求在氮化硅刻蚀时只能刻掉一半(参见图2)。
根据不同的设计要求，金属电容有不同大小和电介质厚度。当电介质 厚度比较薄时(200 300A)，刻蚀中常见的问题是
考虑到成膜机成长金属氮化钛薄膜的面内均匀性，刻蚀机刻蚀速率的 变化以及硅片面内均匀性，通常会加一定的过刻蚀时间来防止刻蚀不足而 造成的氮化钛残留。
电介质氮化硅在刻蚀过程中是一层刻蚀停止层。如果过刻蚀时间太 长，会导致底层铝线被蚀刻。同时试验发现金属氮化钛层的厚度会影响金 属电容器的击穿电压(参见图3)。
为了保证工艺窗口和击穿电压的电特性指标，电介质氮化硅的刻蚀量 必须尽可能小。当介电质氮化硅厚度很薄时，如果氮化硅剩余厚度太小，
会导致电容击穿电压(BV)下降。
发明内容
本发明要解决的技术问题是提供一种射频器件薄介电质电容的刻蚀 方法，防止因电介质刻蚀量过大而导致电容击穿电压偏低。
为解决上述技术问题，本发明的射频器件薄介电质电容的刻蚀方法包 括如下步骤
第一步顶层氮化钛的主刻蚀，采用高刻蚀率和低选择比，控制刻蚀 时间，使刻蚀时不接触到氮化硅层；
第二步氮化硅的软着陆，保证蚀刻终点的探测和氮化钛/氮化硅的 较高的选择比，在刻蚀终点检出时立即跳到下一步；
第三步氮化钛的过刻蚀，进一步提高氮化钛/氮化硅的刻蚀选择比， 保证足够的氮化钛过刻蚀量；
第四步除静电步骤，使用对介电质层选择比很高的气体，而且高上/ 下电极功率比的工艺。
由于采用本发明的方法，有效的增加了氮化硅膜的剩余厚度，使电容 击穿电压有大幅度提高。
由图4的对比可以看出，采用本发明前氮化硅剩余厚度为40A (见图 4 (a));采用本发明后氮化硅剩余厚度为125A (见图4 (b))。在保证足 够的工艺窗口的基础上，氮化硅的剩余厚度显著增加，从基础线的40 A增 加到125A。这样使电容击穿电压大幅提高，从电特性要求的下限14V提 高的22V (参见图5)。
下面结合附图与具体实施方式
对本发明作进一步详细的说明-
图l是本发明的工艺流程图2是采用等离子干法刻蚀工艺后射频器件中电容的结构示意图； 图3是SiN的厚度和蚀刻时间对MIM结构击穿电压变化性图表； 图4是采用本发明前后，氮化硅剩余厚度示意图，其中，图4 (a) 是采用本发明前的示意图，图4 (b)是采用本发明后的示意图5是采用本发明前后蚀刻条件对MIM结构击穿电压变化性图表。
具体实施例方式
如图2所示，制作金属电容器先要刻蚀掉金属氮化钛，然后停在氮化 硅(Si3N4)层上，所以针对不同材料的膜，需用选择相应的刻蚀条件。
参见图1所示，本发明的射频器件薄介电质电容的刻蚀工艺流程如 下在依次淀积形成的第二层(铝)、电介质层(氮化硅)、上部电极(金 属氮化钛)后涂覆光刻胶，然后进行干法刻蚀。
第一步顶层氮化钛的主刻蚀。考虑到高生产率的要求，采用高刻蚀
率和低选择比进行刻蚀。通过控制刻蚀时间，使刻蚀不能接触到氮化硅层。
具体工艺参数包括气压6-12毫托，上/下电极功率(500 1000) / (50 100)瓦；气体选择，氯气30 80sccm，三氯化硼10 30sccm，氩 气20 80sccm，三氟甲烷3 12sccm。
第二步氮化硅的软着陆。软着陆具有高的选择比，刻TiN快，刻 SiN慢，对SiN的损伤比较小，尽量少的减少SiN的损失。考虑到蚀刻终
点的探测和氮化钛/氮化硅的高选择比，调整压力和偏压电源功率，当检
具体工艺参数包括时间是探测到刻蚀终点，气压8 20毫托，上/ 下电极功率(500 1000) / (25 75)瓦，氯气30 80scc，三氯化硼10 35sccm，氩气20 80sccm， 三氟甲烷3 12sccm。
第三步氮化钛的过刻蚀。在第二步的基础上进一步提高氮化钛/氮 化硅的刻蚀选择比，保证足够的氮化钛过刻蚀量。
具体工艺参数包括气压8-16毫托，上下电极功率(500 1000) / (25 75)瓦，氯气30 80sccm，三氯化硼10 40sccm，氩气20 100sccm。
第四步除静电步骤。使用对介电质层选择比很高的气体，例如氩气。 具体工艺参数为气压8-16毫托，上下电极功率300-800W/0-200W，氩气 30-200sccm。由于除静电时也会有SiN的损耗，优化本步骤的工艺参数可 以增加氮化硅的剩余厚度，提高电容击穿电压。
由图3所示的标准过刻时间，不同膜厚的实验可以看出，SiN的厚度 越厚，击穿电压值越高，相同SiN初始值，刻蚀时间越长，击穿电压越小， 最后都可以归结到SiN剩余厚度越小，击穿电压越小。
由图5可以看出，采用本发明后比采用本发明前电容的击穿电压值 高，同时即使过刻蚀时间加减4s也不会有明显的击穿电压值的变化，说 明有足够的工艺窗口。
权利要求
1、一种射频器件薄介电质电容的刻蚀方法，其特征在于包括如下步骤第一步顶层氮化钛的主刻蚀，控制刻蚀时间，使刻蚀时不接触到氮化硅层；第二步氮化硅的软着陆，到达刻蚀终点时立即跳转到下一步；第三步氮化钛的过刻蚀；第四步除静电步骤，使用对介电质层选择比高的气体，且高上/下电极功率比的工艺。
2、 如权利要求l所述的射频器件薄介电质电容的刻蚀方法，其特征在于进行第一步刻蚀的工艺参数包括气压6-12毫托，上/下电极功率 500 1000/50 100瓦；气体选择，氯气30 80sccm，三氯化硼10 30sccm，氩气20 80sccm，三氟甲烷3 12sccm。
3、 如权利要求1所述的射频器件薄介电质电容的刻蚀方法，其特征在于进行第二步的工艺参数包括时间为探测到刻蚀终点，气压8 20 毫托，上/下电极功率500 1000/25 75瓦，氯气30 80scc，三氯化硼 10 35sccm，氩气20 80sccm，三氟甲烷3 12sccm。
4、 如权利要求l所述的射频器件薄介电质电容的刻蚀方法，其特征在于进行第三步刻蚀的工艺参数包括气压8-16毫托，上下电极功率 500 1000/25 75瓦，氯气30 80sccm，三氯化硼10 40sccm，氩气20 100sccm。
全文摘要
本发明公开了一种射频器件薄介电质电容的刻蚀方法，包括如下步骤第一步顶层氮化钛的主刻蚀，控制刻蚀时间，使刻蚀时不接触到氮化硅层；第二步氮化硅的软着陆，到达刻蚀终点时立即跳转到下一步；第三步氮化钛的过刻蚀。本发明能够克服因电介质刻蚀量过大而导致电容击穿电压偏低的问题。
文档编号H01L21/02GK101202217SQ20061014724
公开日2008年6月18日 申请日期2006年12月14日 优先权日2006年12月14日
发明者鹏 刘, 吕煜坤 申请人:上海华虹Nec电子有限公司