专利名称：半导体器件以及用于控制其图案的方法
技术领域：
本发明涉及包括由双图案化工艺形成的图案的半导体器件，并且更具体 地，涉及半导体器件以及控制其图案的方法，该半导体器件包括基于图案的临界尺寸(critical dimension, CD)控制器件特性的控制电路。
技术背景半导体器件的集成度如此快速地增长，以致使用单曝光技术的曝光器件的分辨率跟不上设计规则的减小速度。为了克服单曝光技术的分辨率问题， 提出了双图案化技术。双图案化技术的示例包括通过使用例如双曝光技术的 连续光刻工艺形成图案的方法，分解电路并且通过至少两次曝光/刻蚀工艺形 成每个图案的方法，以及形成一个图案并且接着使用间隔侧壁形成下一个图 案的方法。在双图案化工艺中，图案经历至少两个工艺，例如，至少两次曝光工艺。 由于这个原因，由于不同工艺因素，CD变化通常发生在第一图案和第二图 案之间。这样，在双图案化工艺中，每个图案的CD分布相加，使得与单曝 光的情况相比总CD分布变宽了，并且CD分布的这种变宽可引起半导体器 件电特性恶化。而且，进一步增加CD分布导致对器件特性的影响大幅增长， 器件设计规则的减小使这种形势恶化。即，双图案化工艺用以形成比扫描器 的临界分辨率更细的图案，并且在双图案化工艺中，随着图案的CD变得更 小，图案的电特性很大程度上受CD的影响。因此，对于第一和第二图案的 CD管理以及CD分布管理对于使用双图案化工艺的器件的良好电特性是很 重要的。然而，这样的管理招致高成本并且需要许多努力。传统上对于每个半导体芯片管理CD。然而，传统的管理方法在图案间 CD变化甚至发生在每个半导体芯片之内的情况中，仍旧是有问题的，使得 控制每个器件以达到最优电特性是不可能的，并且引起器件特性问题的恶 化。发明内容本发明实施例提供一种半导体器件以及用于控制其图案的方法，该半导体器件能够通过基于图案的CD控制由双图案化工艺形成的图案，防止其电 特性的变坏。根据本发明的方面，控制半导体器件的图案的方法包括根据第一图案 的临界尺寸(CD)来控制第一图案的操作；以及根据第二图案的CD来控制 第二图案的操作，其中第一图案的CD与第二图案的CD不同。该方法还包 括提供第一信号至第一图案；提供第二信号至第二图案；根据第一图案的 CD来控制第一信号；以及根据第二图案的CD来控制第二信号。控制第一信号和第二信号可包括控制第一信号和第二信号的大小或应 用时间。该方法还包括在第一图案和第二图案之上布置多个上图案，使得上图案 的n个图案布置在每层。基于上图案的各个CD，控制上图案。该方法还包括提供各信号至多个上图案的每个；以及根据多个上图案 的各CD来控制各信号。在另一实施例中，控制半导体器件的图案的方法包括控制由双图案化 工艺形成的两个或更多图案的电特性，其中根据两个或更多图案的不同临界 尺寸(CD)中的每个控制电特性。该方法还包括提供控制信号至两个或更多图案；以及根据每个不同的 CD单独地控制该控制信号。在另一实施例中，半导体器件包括两个或多个图案，布置在存储核心 中并且具有不同临界尺寸(CD);以及控制电路，用于给两个或更多图案提 供信号，该信号用于根据两个或更多图案的各CD控制两个或更多图案的电 特性。该控制电路可设置为通过根据两个或更多图案的CD控制信号的大小 或应用时间而控制两个或更多图案的电特性。同样，两个或更多图案可布置 在交叠的不同层中。在另一实施例中，控制电路可配置为根据图案的CD对于每层单独地控 制提供到两个或更多图案的信号。同样，控制电路可包括控制单元，布置该 控制单元从而在每层中布置两个或更多控制单元，其中该控制单元配置为单 独地控制每层的两个或多个图案的电特性。同样，控制电路可布置在外围电路单元中，其中该外围电路单元还包括通过双图案化工艺形成并且以与两个或更多图案相同方式布置的测量图案， 并且该控制电路配置为使用测量图案检测两个或更多图案的CD,并且配置为根据检测的CD控制存储核心的两个或更多图案的电特性。
通过参考附图详细描述本发明的示范实施例，本发明的上述和其它特征 及优势将变得更加显而易见。图l是横截面图，其示出了依照本发明一个实施例的使用双图案化工艺来形成图案的方法；图2A和图2B示出了依照本发明实施例的包括通过双图案化工艺形成 的图案的半导体器件，和基于图案临界尺寸(CD)的用于控制图案电特性 的控制电路的实施例；图3A和图3B示出了依照本发明另一实施例的包括通过双图案化工艺 形成的图案的半导体器件，和基于图案CD的用于控制图案电特性的控制电 路的实施例；图4A和图4B示出了依照本发明又一实施例的包括通过双图案化工艺 形成的图案的半导体器件，和基于图案CD的用于控制图案电特性的控制电 路的实施例；图5A和图5B示出了依照本发明又一实施例的包括通过双图案化工艺 形成的图案的半导体器件，和基于图案CD的用于控制图案电特性的控制电 ;洛的实施例；和图6示出了依照本发明又一实施例的包含通过双图案化工艺形成的图案 的半导体器件，和基于图案CD的用于控制图案电特性的控制电路的实施例。
具体实施方式
现在将参考附图更完全地描述本发明，在其中示出了本发明的示范实施 例。然而，本发明可以以许多不同的形式实现，并不应^^皮解释为局限于在这 里阐述的实施例；而是，提出这些实施例以使公开更彻底和完整，以及将本 发明的概念完全地传达给本领域技术人员。在图中，为清楚的目的而夸大了 层和区域的厚度。图中的相似参考数字表示相似元件，并且因此将省略它们 的描述。图l是图示根据本发明实施例使用双图案化工艺形成图案的方法的截面图。参考图l，下层形成在半导体衬底IO上，掩模图案11和15形成在下层 上。掩模图案11和15通过双图案化工艺形成，并且分别被称为第一掩模图 案11和第二掩模图案15。首先图案化第一掩模图案11，其次图案化第二掩 模图案15。例如，使用通常的光刻工艺可在下层上形成第一掩模图案11, 并且通过第一掩模图案11自对准的第二掩模图案15可形成在第一掩模图案 11之间。其后，如图1中所示，使用第一掩模图案ll和第二掩模图案15图案化 下层，以形成第一图案12和第二图案16。每个第一掩模图案11具有标记为 宽度W11的第一临界尺寸(CD)，并且每个第二掩模图案15具有标记为宽 度W15的第二CD。使用第一掩模图案11作为刻蚀掩模图案化第一图案12， 并且具有标记为宽度W12的第三CD，并且使用第二掩模图案15作为刻蚀 掩模图案化第二图案16，并且具有标记为宽度W16的第四CD。理想地，第一掩模图案11的第一 CD Wll与第二掩模图案15的第二 CDW15相同，第一图案12的第三CDW12与第二图案16的第四CDW16 相同。然而，由于第一掩模图案11和第二掩模图案15是通过双图案化工艺 形成的，所以第一掩模图案11的第一CDWll通常与第二掩模图案15的第 二CDW15不同。这样，由第一掩模图案11形成的第一图案12的第三CD W12与由第二掩模图案15形成的第二图案16的第四CD W16不同。尽管其中第一图案12和第二图案16使用侧壁以自对准的方式形成的双 图案化工艺在说明书中用作示例，但是第一图案12和第二图案16可通过使 用两次光刻工艺的双图案化工艺形成。具有不同CD的第一至第n图案可通 过重复执行双图案化工艺形成，其中n为大于或等于2的整数。作为示例，图2A和2B图示了根据本发明实施例的半导体器件100和 控制电路，其中半导体器件100包括具有不同线宽的图案，控制电路用于控 制图案的电特性。半导体器件100包括存储核心(memory core) 110和外围 电路单元120。存储核心110包括在其中布置多个存储单元(未示出)的单 元阵列。存储核心110包括通过双图案化工艺形成的第一图案131和第二图 案132(用交叉影线区分)。在这个示例中，每个第一图案131具有第一CD， 每个第二图案132具有第二 CD。第一CD可以与第二CD不同。第一图案 131和第二图案132可交替布置。第一图案131指的是通过首先图案化的第一掩模图案形成的图案，并且对应于图1的第一图案12。第二图案132指的是通过其次图案化的第二掩模 图案形成的图案，并且对应于图1的第二图案16。外围电路单元120包括控制电路150,用于对具有不同CD的第一图案 131和第二图案132进行优化操作以具有最优电特性。外围电路单元120可 进一步包括控制块(未示出)，用于控制布置在单元阵列中的单元。控制电 路150可包括在控制块中或与控制块分开设置。同样，控制电路150可与第 一图案131和第二图案132—起设置在存储核心110中。控制电路150可根据它们的CD操作第一图案131和第二图案132。例 如，如果第一图案131和第二图案132是由双图案化工艺形成的存储单元的 栅图案(或字线图案)，那么控制电路150可控制电压，该电压用于根据第 一图案131和第二图案132的各自CD而驱动栅图案。例如，如果第一图案131具有比所需CD小的第一 CD,那么在适当地 考虑所需CD和第一CD之间的不同的情况下，控制电路150可控制施加在 第一图案131上的驱动电压，从而最优地操作第一图案131。如果第二图案 132具有比所需CD大的第二 CD，那么在适当地考虑所需CD和第二 CD之 间的CD差异的情况下，控制电路150控制施加在第二图案132上的驱动电 压，从而最优的操作第二图案132。照这样，不管它们变化的CD，第一图 案131和第二图案132具有最优的电特性。这里，控制电路150可通过控制 驱动电压的大小或应用时间来控制施加在第一图案131和第二图案132上的 马区动电压。除了栅图案外，第一图案131和第二图案132可包括位线图案或有源图 案。这样，可根据它们各自的CD控制图案131和132，使得可最优地执行 对存储单元阵列的预充电/放电操作、读/编程操作或刷新操作。以这种形式， 可防止半导体器件的性能恶化。第一控制电路150可为第一和第二图案131和132公共设置，并且可基 于它们的CD单独地控制第 一 图案131和第二图案132从而最优地操作它们。 另外，参考图2B，控制电路150可包括第一控制电路151和第二电路152， 以分别控制第一图案131和第二图案132。这里，第一控制电路151可专用 于根据第一图案131的CD控制第一图案131以最优地操作它，第二控制电 路152可专用于根据第二图案132的CD控制第二图案132以最优地操作它。在实施例中，控制电路150可直接测量第一图案131和第二图案132的 CD，且以测量的CD为基础控制它们。在另一实施例中，外围电路单元120 的控制块可测量第一图案131和第二图案132的CD,并且控制电路150可 以以控制块提供的CD为基础控制它们的操作。图3A和3B图示了根据本发明另一实施例的半导体器件100，其包括具 有不同线宽的图案、以及用于控制图案的电特性的控制电路。参考图3A和3B,半导体器件100包括存储核心110和外围电路单元 120,存储核心110中布置有存储单元阵列(未示出)。存储核心110包括具 有第一 CD的第一图案131和具有第二 CD的第二图案132。外围电路单元 120包括控制电路150，用于控制存储核心110的第一图案131和第二图案 132以最优地操作第一图案131和第二图案132。外围电路单元120还可包 括第一测量图案131a和第二测量图案132a，用于测量存储核心110的第一 图案131和第二图案132的CD。第一测量图案131a和第二测量图案132a 以与第一图案131和第二图案132相同的方式布置。当通过双图案化工艺在 存储核心110中形成第一图案131和第二图案132时，可同时在外围电路单 元120中形成第一测量图案131a和第二测量图案132a 。可使用首先图案化 的第一掩模图案(图1的11)作为刻蚀掩模形成第一测量图案131a，使用 其次图案化的第二掩模图案(图1的15)作为刻蚀掩模形成第二测量图案 132a。控制电路150可配置为使用外围电路单元120的第一测量图案131a和 第二测量图案132a测量存储核心IIO的第一图案131和第二图案132的CD， 并且以它们各自的CD为基础控制第一图案131和第二图案132的操作。控 制电路150可为第一图案131和第二图案132、以及第一测量图案131a和第 二测量图案132a公共设置，从而控制电路150能以第一测量图案131a和第 二测量图案132a的CD为基础控制第一图案131和第二图案132以最优地 操作第一图案131和第二图案132。另外，控制电路150可包括第一控制电 路151和第二控制电路152,以分开控制第一图案131和第一测量图案131a、 以及第二图案132和第二测量图案132a。这里，第一控制电^各151以第一测 量图案131a的CD为基础控制第一图案131以最优地操作第一图案131,第 二控制电路152以第二测量图案132a的CD为基础控制第二图案132以最 优地操作第二图案132。图4A和4B图示了根据本发明另一实施例的半导体器件200，其包括具 有不同线宽的图案、以及用于控制图案从而促进对图案的优化操作的控制电路。参考图4A和4B,半导体器件200包括存储核心210和外围电路单元 220。存储核心210包括具有第一CD的第一图案231、具有第二CD的第二 图案232……以及具有第nCD的第n图案23n。第一图案231至第n图案23n 的第一CD至第nCD，每个可具有不同值。可通过双图案化工艺形成第一图案231至第n图案23n，并且可重复布 置多组第一图案231至第n图案23n。第一图案231指的是通过首先图案化 的第 一掩模图案形成的图案，第二图案232指的是通过其次图案化的第二掩 模图案形成的图案，第n图案23n指的是通过第n个图案化的第n掩模图案 形成的图案。外围电路单元220包括控制电路250，用于控制具有不同CD的第一图 案231至第n图案23n，以最优地操作第一图案231至第n图案23n。这样 可以获得第一图案231至第n图案23n的最优化电特性。外围电路单元220 还可包括控制块(未示出)，用于控制布置在单元阵列(未示出)中的单元， 控制电路250可包括在控制块中或与控制块分开设置。另外，控制电路250 可与第一图案231至第n图案23n —起设置在存储核心210中。如图4B中所示，外围电路单元220还可包括第一测量图案231a至第n 测量图案23na，用于测量存储核心210的第一图案231至第n图案23n的 CD。当通过双图案化工艺在存储核心210中形成第一图案231至第n图案 23n时，可同时在外围电路单元220中形成第一测量图案231a至第n测量图 案23na。使用首先图案化的第一掩模图案作为刻蚀掩模形成第一测量图案 231a，使用其次图案化的第二掩模图案作为刻蚀掩模形成第二测量图案 232a，使用第n个图案化的第n掩模图案作为刻蚀掩^^莫形成第n测量图案 23na。以第一图案231至第n图案23n的各自CD为基础，控制电路250可单 独地操作第一图案231至第n图案23n。控制电路250可为第一图案231至 第n图案23n公共设置，从而控制电路250可参考它们各自的CD单独地控 制第一图案231至第n图案23n以最优化地操作第一图案231至第n图案 23n。另外，控制电路250可包括第一控制电路251、第二控制电路252，直到第n控制电路25n,以分别控制第一图案231至第n图案23n。这里，第 一控制电路251可基于第一图案231的CD控制第一图案231以最优地操作 它们，第二控制电路252可基于第二图案232的CD控制第二图案232以最 优地操作它们，并且第n控制电路25n可基于第n图案23n的CD控制第n 图案23n以最优地操作它们。控制电路250可直接测量第一图案231至第n图案23n的CD,并且基 于测量的CD控制它们。在另一实施例中，外围电路单元220的控制块可测 量第一图案231至第n图案23n的CD，控制电路250可基于由控制块测量 的CD控制它们。例如，控制电路250可基于流过各个图案231至23n的电 流值，测量第一图案231至第n图案23n的各自的CD。另外，控制电路250可使用外围电路220的第一测量图案231a至第n 测量图案23na,测量存储核心210的第一图案231至第n图案23n的CD， 并且能以测量的CD为基础分别控制第一图案231至第n图案23n。图5A和5B图示了根据本发明另一实施例的半导体器件300，其包括具 有不同线宽的图案、以及用于控制图案以优化操作的控制电路。参考图5A和5B，半导体器件300包括存储核心310和外围电路单元 320。存储核心310包括布置在不同层上的第一下图案331和第二下图案332, 及第一上图案341和第二上图案342。在这个示例性实施例中，第一下图案 331和第二下图案332以及第一上图案341和第二上图案342具有彼此不同 的CD。第一下图案331和第二下图案332以及第一上图案341和第二上图 案342可替换地布置。第一下图案331和第二下图案332可以与第一上341 和第二上图案342交迭并相交。第一下图案331指的是通过下层(未示出) 的双图案化工艺过程中首先图案化的第一掩模图案形成的图案，并且第二下 图案332指的是通过下层的双图案化工艺中其次图案化的第二掩模图案形成 的图案。第一上图案341指的是通过上层(未示出)的双图案化工艺过程中 首先图案化的第一掩模图案形成的图案，并且第二上图案342指的是通过上 层的双图案化工艺过程中其次图案化的第二掩^f莫图案形成的图案。外围电路单元320包括控制电路350用于对具有不同CD的第一下图案 331和第二下图案332以及第 一上图案341和第二上图案342进行优化操作。 外围电路单元320还可包括控制块(未示出)，用于控制布置在单元阵列(未 示出)中的单元，控制电路350可包括在控制块之内或与控制块分开构造。同样，可将控制电路350与第一下图案331和第二下图案332以及第一上图 案341和第二上图案342 —起设置在存储核心310中。外围电路单元320还包括第一下测量图案331a和第二下测量图案332a， 用于测量存储核心310的第一下图案331和第二下图案332的CD,和包括 第一上测量图案341a和第二上测量图案342a,用于测量存储核心310的第 一上图案341和第二上图案342的CD。第一下测量图案331a和第二下测量 图案332a以与第一下图案331和第二下图案332相同的方式布置，第一上 测量图案341a和第二上测量图案342a以与第一上图案341和第二上图案342 相同的方式布置。当通过双图案化工艺在存储核心310中形成第一下图案 331和第二下图案332时，可同时在外围电路单元320中形成第一下测量图 案331a和第二下测量图案332a 。类似地，当通过双图案化工艺形成第一上 图案341和第二上图案342时，可同时形成第一上测量图案341a和第二上 测量图案342a。可使用首先图案化的第一掩模图案(图1的11)作为刻蚀 掩模形成第一上测量图案341a和第一下测量图案331a,使用其次图案化的 第二掩模图案(图1的15)作为刻蚀掩模形成第二上测量图案342a和第二 下测量图案332a。控制电路350基于第一下图案331和第二下图案332以及第一上图案 341和第二上图案342的CD关于每个层单独地控制第一下图案331和第二 下图案332以及第一上图案341和第二上图案342。例如，如果第一下图案 331和第二下图案332以及第一上图案341和第二上图案342分别是由双图 案化工艺形成的存储单元的栅图案(或字线图案)和位线图案，则控制电路 350可以基于第一下图案331和第二下图案332的CD控制用于驱动栅图案 的电压，以及基于第一上图案341和第二上图案342的CD控制用于驱动位 线图案的电压。控制电路350可为第一下图案331和第二下图案332以及第一上图案 341和第二上图案342公共设置，以便控制电路350能够基于它们的CD关 于每个层单独地控制第一下图案331和第二下图案332以及第一上图案341 和第二上图案342。同样，控制电路350包括第一控制电路351和第二控制 电路352，以及第三控制电路353和第四控制电路354,从而分别单独地控 制第一下图案331和第二下图案332以及第一上图案341和第二上图案342。 这里，第一控制电路351和第二控制电路352可分别控制第一下图案331和第二下图案332,以对第一下图案331和第二下图案332优化操作，以及第 三控制电路353和第四控制电路354可分别控制第一上图案341和第二上图 案342，以对第一上图案341和第二上图案342优化操作。控制电路350可基于不同层图案的CD同时控制不同层的图案。控制电 路350可基于第一下图案331和第一上图案341的CD同时控制第一下图案 331和第一上图案341,以及基于第一下图案331和第二上图案342的CD 同时控制第一下图案331和第二上图案342。同样，控制电路350可基于第 二下图案332和第一上图案341的CD同时控制第二下图案332和第一上图 案341,以及基于第二下图案332和第二上图案342的CD同时控制第二下 图案332和第二上图案342。例如，如果第一下图案331和第二下图案332是有源图案，并且第一上 图案341和第二上图案342是栅图案，控制电路350可以基于第一下图案331 和第一上图案341各自的CD同时控制第一下图案331和第一上图案341， 以及基于第二下图案332和第二上图案342各自的CD同时控制第二下图案 332和第二上图案342。此外，控制电路350可包括第一控制电路351至第四控制电路354，因 此基于相应图案的CD,第一控制电路351可同时控制第一下图案331和第 一上图案341，第二控制电路352可控制第一下图案331和第二上图案342, 第三控制电路353可控制第二下图案332和第一上图案341,第四控制电路 354可控制第二下图案332和第二上图案342。可在每层上布置一个控制电 路350以在每层单独地控制图案。控制电路350可控制第一下图案331和第二下图案332以及第一上图案 341和第二上图案342,且直接测量它们的CD,该控制是根据测量的CD进 行的。在另一实施例中，外围电路单元320的控制块可测量第一下图案331 和第二下图案332以及第一上图案341和第二上图案342的CD，并且控制 电路350可基于由控制块提供的CD,控制第一下图案331和第二下图案332 以及第一上图案341和第二上图案342。控制电路350可使用外围电路单元320的第一下测量图案331a和第二 下测量图案332a,测量第一下图案331和第二下图案332的CD，并且由此 基于相应图案的测量的CD，控制第一下图案331和第二下图案332。另夕卜， 可使用第一上测量图案341a和第二上测量图案342a，测量第一上图案341和第二上图案342的CD,并且基于相应图案的测量的CD，控制第一上图案 341和第二上图案342。图6图示了根据本发明另一实施例的半导体器件400,其包括具有不同 线宽的图案和用于控制图案以优化操作该图案的控制电路。参考图6,半导 体器件400包括存储核心410和外围电3各单元420。存储核心410包括具有 不同CD的第一下图431至第n下图案43n，以及具有不同CD的第一上图 案441至第n上图案44n。上图案441至44n和下图案431至43n可在存储 核心410中重复堆叠。外围电路单元420包括对第一上图案441至第n上图案44n和第一下图 案431至第n下图案43n优化操作的控制电路450。如上述实施例，外围电 路单元420还可包括第一上测量图案至第n上测量图案和第一下测量图案至 第n下测量图案。控制电路450可包括在控制块中或与控制块分开设置。同 样，控制电路450设置在存储核心410之内。控制电路450可测量堆叠在多个层中的第一上图案441至第n上图案 44n和第一下图案431至第n下图案43n的CD，并且在每个层中单独地控 制图案，或者同时控制不同层的图案。根据本发明的实施例，提供电路以测量布置在存储核心中的双图案化的 图案的CD,以便基于每个图案测量的CD而控制每个图案，并且因此每个 图案可操作为具有最优的电特性。因此，消除了由于图案间CD变化而引起 的器件的特性恶化。同样，不需要对各个图案的CD的管理，因而节省了用 于CD管理的成本和时间。虽然本发明已经参考其示例性实施例而得到具体图示和表述，然而本领 域技术人员可以理解在不脱离由权利要求限定的本发明的精神和范围的情 况下，可以在形式和细节上做出不同的变化。本申请要求2007年1月12日在韩国专利局提交的韩国专利申请 No. 10-2007-0003958的优先权，在此并入其4^P内容作为参考。
权利要求
1、一种控制半导体器件的图案的方法，该方法包括在第一次曝光中形成第一图案以及在第二次曝光中形成第二图案；测量该第一图案和该第二图案中每个的临界尺寸；根据该第一图案的临界尺寸控制对该第一图案的操作；以及根据该第二图案的临界尺寸控制对该第二图案的操作，其中该第一图案的临界尺寸与该第二图案的临界尺寸不同。
2、 根据权利要求l的方法，还包括 提供第一信号至该第一图案； 提供第二信号至该第二图案；根据该第 一 图案的临界尺寸控制该第 一信号；以及 根据该第二图案的临界尺寸控制该第二信号。
3、 根据权利要求2的方法，其中控制该第一信号和该第二信号包括控 制该第 一 信号和该第二信号的大小或应用时间。
4、 根据权利要求1的方法，还包括在该第一图案和该第二图案之上布 置多个上图案，从而在每层布置该上图案的n个图案。
5、 根据权利要求4的方法，其中基于该上图案的各自临界尺寸，控制 该上图案。
6、 根据权利要求5的方法，还包括 提供各信号到所述多个上图案的每个；以及 根据所提供的各信号控制所述各信号。
7、 根据权利要求6的方法，其中通过控制该各信号的大小或应用时间 而控制该上图案。
8、 根据权利要求4的方法，还包括 提供信号到该第一图案、该第二图案和该上图案；以及 根据该第一图案、该第二图案和该上图案各自的临界尺寸，单独地控制该信号。
9、 根据权利要求4的方法，还包括 提供信号到该第一图案、该第二图案和该上图案；以及 根据该第一图案、该第二图案和该上图案各自的临界尺寸，同时地控制该信号。
10、 一种控制半导体器件的图案的方法，该方法包括控制由双图案化工 艺形成的两个或更多图案的电特性，其中根据所述两个或更多图案的不同临 界尺寸中的每个控制该电特性。
11、 根据权利要求10的方法，还包括 提供控制信号至该两个或更多图案；以及 根据所述不同临界尺寸中的每个，单独地控制该控制信号。
12、 根据权利要求11的方法，其中单独地控制该控制信号包括控制该 控制信号的大小或应用时间。
13、 根据权利要求ll的方法，其中该两个或更多图案布置在不同层。
14、 根据权利要求13的方法，还包括根据该两个或更多图案的临界尺 寸，对于所述层中的每个单独地控制提供给所述图案的控制信号。
15、 根据权利要求14的方法，还包括对于所述层中的每个控制提供给 该两个或更多图案的该控制信号的大小或应用时间。
16、 根据权利要求13的方法，还包括根据图案的临界尺寸，同时地控 制施加给布置在不同层的所述两个或更多图案的控制信号。
17、 一种半导体器件，包括两个或更多图案，布置在存储核心中并且具有不同的临界尺寸；以及 控制电路，用于给该两个或更多图案提供信号以根据该两个或更多图案 各自的临界尺寸控制该两个或更多图案的电特性。
18、 根据权利要求17的半导体器件，其中该控制电路配置为通过根据 该两个或更多图案的临界尺寸控制该信号的大小或应用时间而控制该两个 或更多图案的电特性。
19、 根据权利要求17的半导体器件，其中该两个或多个图案布置在交 迭的不同层。
20、 根据权利要求19的半导体器件，其中该控制电路配置为根据图案 的临界尺寸对于所述层中的每个单独地控制提供给所述两个或更多图案的信号。
21、 根据权利要求20的半导体器件，其中该控制电路包括控制单元， 布置该控制单元从而在所述层中的每个布置两个或更多控制单元，其中该控 制单元配置为单独控制各所述层的所述两个或更多图案的电特性。
22、 根据权利要求20的半导体器件，其中该控制电路包括两个或更多 控制单元，每个控制单元同时地控制所述层的两个或更多图案的相应图案的 电特性。
23、 根据权利要求19的半导体器件，其中该控制电路配置为根据所述 两个或更多图案的临界尺寸，同时地控制施加给布置在不同层的所述两个或 更多图案的信号。
24、 根据权利要求17的半导体器件，其中该控制电路布置在该存储核 心或外围电路单元中。
25、 根据权利要求17的半导体器件，其中通过双图案化工艺形成该图案。
26、 根据权利要求25的半导体器件，其中该控制电路布置在外围电路 单元中，其中该外围电路单元还包括测量图案，该测量图案通过双图案化工艺形 成并且以与该两个或更多图案相同的方式布置，以及该控制电路配置来使用该测量图案探测该两个或更多图案的临界尺寸， 并且还配置来根据所探测的临界尺寸控制该存储核心的该两个或更多图案 的电特性。
27、 根据权利要求17的半导体器件，其中该信号包括驱动电压，并且 从该控制电路提供到该两个或更多图案的该驱动电压对于所述图案中的至 少两个是不同的。
28、 根据权利要求17的半导体器件，其中该图案选自由位线图案、有 源图案或栅图案构成的組。
全文摘要
本发明提供一种半导体器件以及控制其图案的方法，其中可根据图案的临界尺寸(CD)，单独地控制由双图案化工艺形成的图案的电特性。该方法包括控制具有不同CD的两个或更多图案，从而最优地操作该图案。基于图案的CD，由提供给图案的信号单独地控制该图案。通过控制提供给各个图案的信号的大小和应用时间，控制该信号。
文档编号H01L21/768GK101241303SQ20081008817
公开日2008年8月13日 申请日期2008年1月11日 优先权日2007年1月12日
发明者吕起成, 朴俊洙, 李芝英, 赵汉九, 郭判硕 申请人:三星电子株式会社