灰度等级电压选择电路以及显示控制电路的制作方法

专利名称：灰度等级电压选择电路以及显示控制电路的制作方法
技术领域：
本发明涉及根据灰度等级选择信号的逻辑值从多个灰度等级电 压中选择l个的灰度等级电压选择电路以及显示控制电路。
背景技术：
液晶显示装置现在使用灰度等级电压选择电路。这种现有的灰度个或者偶数个灰度等级电压布线，根据对高位侧比特解码了的结果来 选择所选择出的灰度等级电压布线的任意一个(参照特开2001-133754号公报)。在该专利文献l的灰度等级电压选择电路中，由于用灰度等级选 择信号的低位侧比特来进行灰度等级电压布线的选择处理，所以可以 削减配置在行方向上的晶体管的数量。但是，对于灰度等级选择信号 的高位侧比特，通过解码处理进行信号选择，随着灰度等级选择信号 的比特数的增加，会产生解码器电路的面积增大的问题。灰度等级电压选择电路大多形成在LCD驱动器等的芯片内，但 是为了削减芯片的大小，必须削减解码器电路的大小。为了削减解码 器电路的大小，可以考虑缩小构成解码器电路的晶体管的沟道宽度。不过，如果缩小沟道宽度，则在漏极和源极之间流动的电流Ids 减少，晶体管的ON电阻变大，开关动作变慢，从而得不到所希望的 电特性。发明内容根据本发明的一个实施方式，灰度等级电压选择电路具备 多个灰度等级选择部件，分别从4个灰度等级电压中选择1个；多个竟赛图(tournament)电路，循环进行以二选一的方式选择由上述多个灰度等级选择部件分别选择出的灰度等级电压的动作，最终分别选择1个灰度等级电压；解码器电路，从由上述多个竟赛图电路选择出的多个灰度等级电 压中选择l个并提供给输出布线，上述多个灰度等级选择部件分别具备2个第一开关电路，根据灰度等级选择信号的最低位比特的逻辑 值，从2科灰度等级电压中选择1个；第二开关电路，根据灰度等级选择信号的最高位比特或低位第2 比特的逻辑值，选择上述2个第一开关电路的输出中的任意一个并提 供给上述竟赛图电路，上述竟赛图电路根据用于上述第一开关电路以及上述第二开关 电路的选择动作中的上述灰度等级选择信号的比特以外的比特之中 的一部分比特的逻辑值，循环进行以二选一方式选择灰度等级电压的 动作，上述解码器电路根据对用于上述第一开关电路、上述第二开关电 路以及上述竟赛图电路的选择动作中的上述灰度等级选择信号的比 特以外的比特进行解码的结果，从上述竟赛图电路输出的多个灰度等 级电压中选择一个并提供给上述输出布线。


图l是本发明的实施例1的灰度等级电压选择电路的电路图。 图2是表示LCD驱动器的内部结构的一个例子的框图。 图3是表示灰度等级选择信号DO ~ D5和其反转信号BD0 ~ BD5 的逻辑值与被选择的灰度等级电压之间的关系的图。图4是表示图1的灰度等级电压选择电路的布形的一个例子的图。图5是图4的变形例的布形图。图6是表示与邻接的3个灰度等级电压选择电路对应的布形的一个例子的图。图7是表示对由图1的电路构成组成的灰度等级电压选择电路的 输出布线DECOUT和现有的灰度等级电压选择电路的输出布线 DECOUT之间的响应性进行比较的模拟结杲的图。图8是表示本发明的实施例2的灰度等级电压选择电路的内部构 成的电路图。图9是表示本发明的实施例3的灰度等级电压选择电路的内部构 成的电路图。图IO是表示与图9的灰度等级电压选择电路对应的布形的 一个例子的图。图ll是表示对由图9的电路构成組成的灰度等级电压选择电路 的输出布线DECOUT和现有的灰度等级电压选择电路的输出布线 DECOUT之间的响应性进行比较的模拟结果的图。
具体实施方式
下面，参照

本发明的一个实施例。 (实施例1)图1是本发明的实施例1的灰度等级电压选择电路的电路图。图 1的灰度等级电压选择电路内置在例如LCD驱动器中。首先，在详细 说明图1的灰度等级电压选择电路之前，说明LCD驱动器的内部结 构。图2是表示LCD驱动器的内部构成的一个例子的框图。图2的 LCD驱动器具备生成多个正极侧灰度等级电压的正极侧灰度等级电 压发生电路1、根据灰度等级选择信号的逻辑值从多个正极侧灰度等 级电压中选择1个的正极灰度等级电压选择电路2、生成多个负极侧 灰度等级电压的负极侧灰度等级电压发生电路3、根据灰度等级选择 信号的逻辑值从多个负极侧灰度等级电压中选择1个的负极灰度等级 电压选择电路4、与时钟信号同步地锁存应显示的像素数据的数据寄 存器5、与负载信号同步地锁存多个像素量的像素数据的负载寄存器6、切换正极性和负极性的极性切换电路7a， 7b、将灰度等级电压的 电压电平变换为与极性对应的电压的电平移位电路8a， 8b、进行所选 择出的灰度等级电压的增益调整并提供给液晶板内的信号线的输出 緩冲器9。对每2个信号线设置把正极灰度等级电压选择电路2、负极灰度 等级电压选择电路4、数据寄存器5、负载寄存器6、极性切换电路 7a， 7b以及电平移位电路8a， 8b设为組的信号线驱动电路10,每2 个信号线驱动电路10分别连接2个输出緩冲器9。图l只图示了 2个信号线驱动电路10，但实际上，邻接配置有 许多信号线驱动电路10。正极侧灰度等级电压发生电路1和负极侧灰 度等级电压发生电路3共有多个信号线驱动电路10。由未图示的主计算机提供的像素数据在由数据寄存器5按每个 像素顺序地被锁存后，多个像素的像素数据同时被负载寄存器6锁存。 极性切换电路7a， 7b以l像素单位、多个像素单位、l水平线单位或 1帧单位来切换像素数据的极性。通过了极性切换电路7a的像素数据由电平移位电路8a， 8b进行 电平调整，生成灰度等级选择信号。这样，灰度等级选择信号是与像 素数据的逻辑值对应的信号。正极灰度等级电压选择电路2根据从电平移位电路8a， 8b输出 的灰度等级选择信号的逻辑值，从多个正极侧灰度等级电压中选择1 个。负极灰度等级电压选择电路4根据从电平移位电路8a， 8b输出 的灰度等级选择信号的逻辑值，从多个负极侧灰度等级电压中选择1 个。极性切换电路7a， 7b根据极性信号选择由正极灰度等级电压选 择电路2选择出的灰度等级电压和由负极灰度等级电压选择电路4选 择出的灰度等级电压的任意一个。极性切换电路7b连接2个输出緩冲器9，各个输出緩冲器9将 像素电压供给邻接的2条信号线。例如，在彩色显示用的LCD驱动 器的情况下，图2的左侧3个输出緩冲器9分别将像素电压提供给同一像素的R用信号线、G用信号线、B用信号线。在本实施例中，如图2所示，邻接地配置多个信号线驱动电路 10内的多个正极灰度等级电压选择电路2。负极灰度等级电压选择电 路4也同样。这样，通过将正极灰度等级电压选择电路2进行汇总而 邻接配置，并将负极灰度等级电压选择电路4进行汇总而邻接配置， 从而可以削减信号线驱动电路10全体的电路面积。正极灰度等级电压选择电路2和负极灰度等级电压选择电路4 的任何一个都由图1的电路构成。但是，在正极灰度等级电压选择电 路2和负极灰度等级电压选择电路4中，电路内部的晶体管的导电类 型不同。正极灰度等级电压选择电路2是用PMOS晶体管构成的，负 极灰度等级电压选择电路4是用NMOS晶体管构成的。虽然图1的电路是由NMOS晶体管构成的，但是下面简称为灰 度等级电压选择电路。图1的灰度等级电压选择电路具备从4个灰 度等级电压中选择1个的多个灰度等级选择部件11;循环进行以二选 一方式选择由多个灰度等级选择部件11分别选择出的灰度等级电压 的动作，最终选择l个灰度等级电压的多个竟赛图电路12;从由多个 竟赛图电路12分别选择出的多个灰度等级电压中选择1个并供给输 出布线DECOUT的解码器电路13。多个灰度等级选择部件11分别具备2个第一开关电路14，根 据灰度等级选择信号的最低位比特D0的逻辑值，从2种灰度等级电 压中选择l个；第二开关电路15，根据灰度等级选择信号的低位第2 比特的逻辑值Dl，选择2个第一开关电路14的输出中的任意一个并 供给竟赛图电路12。竟赛图电路12根据灰度等级选择信号的比特D2， D3的逻辑值 循环进行二选一的选择动作，并选择邻接的4个笫二开关电路15的 输出中的一个。解码器电路13根据灰度等级选择信号的比特D4， D5的逻辑值 进行解码处理，并选择是否将竟赛图电路12的输出供给输出布线 DECOUT。在图1中，只详细显示了 4行(16个灰度等级)的电路，但实 际上存在16行(64个灰度等级)的电路。未图示的12行的电路除了 解码器电路13内的电路构成不同以外，和图1的构成是相同的。更 具体地说，图1所示的解码器电路13表示对灰度等级选择信号的比 特D4， D5的
进行解码的电路构成，此外，对[O， 1、[1, 0、 [1， 1]分别进行解码的电路存在于解码器电路13内。相对于在行方向(第一方向)上邻接的4个第二开关电路15以 1个比例设置竟赛图电路12。解码器电路13根据灰度等级选择信号 D4， D5的逻辑值，选择4个竟赛图电路12的输出的任意一个。这样，灰度等级电压选择电路整体上设置有16个灰度等级选择 部件ll、 4个竟赛图电路12、 l个解码器电路13。灰度等级选择信号 DO， Dl提供给16个灰度等级选择部件11的任意一个，灰度等级选 择信号D2， D3提供给4个竟赛图电路12的任意一个，灰度等级选 择信号D4， D5提供给解码器电路。由此，图l的灰度等级电压选择 电路从共计64个灰度等级电压V0 ~ V63中选出任意一个提供给输出 布线DECOUT。图3是表示灰度等级选择信号DO ~ D5和其反转信号BD0 ~ BD5 的逻辑值与被选择的灰度等级电压之间的关系的图。图3是一个例子， 如果逻辑值和灰度等级电压的对应关系是一对一则可以任意变更。16个灰度等级选择部件11邻接配置在行方向(第一方向)上。 图1的第1行的灰度等级选择部件11从灰度等级电压V0~V3中选 择1个。第2行的灰度等级选择部件11从灰度等级电压V4 ~ V7中 选择1个，笫3行的灰度等级选择部件11从灰度等级电压V8 ~ Vll 中选择1个，第4行的灰度等级选择部件11从灰度等级电压V12~ V15中选择l个。在图2中进行了省略，但是最终行的灰度等级选择 部件11从灰度等级电压V60~ V63中选择1个。灰度等级电压选择电路内的灰度等级选择部件11、竟赛图电路 12以及解码器电路13是用NMOS晶体管或者PMOS晶体管构成的， 但是下面仅记栽为晶体管。灰度等级选择部件ll内的第一开关电路14根据灰度等级选择信 号的最低位比特DO的#辑值，从2种灰度等级电压中选择1个。笫 一开关电路14具有2个晶体管Ql, Q2。最低位比特的反转信号BD0 被输入到晶体管Ql的栅极，最低位比特D0被输入到晶体管Q2的栅 极，当最低位比特BD0是1时，晶体管Ql为ON,将灰度等级电压 VO提供给输出端子。当最低位比特D0是[1I时，晶体管Q2为ON， 将灰度等级电压VI提供给输出端子。例如，第1行的灰度等级选择部件11内的左端的第一开关电路 14根据最低位比特D0的逻辑值，从灰度等级电压V0， VI中选择1 个，右端的第一开关电路14根据最低位比特D0的逻辑值，从灰度等 级电压V2， V3中选择1个。灰度等级选择部件11内的第二开关电路15根据灰度等级选择信 号的低位第2比特Dl的逻辑值，选择两侧2个第一开关电路14的输 出中的1个。第二开关电路15具有2个晶体管Q3， Q4。低位笫2 比特的反转信号BD1被输入到晶体管Q3的栅极，低位第2比特Dl 被输入到晶体管Q4的栅极。如果低位第2比特Dl是[O，则晶体管 Q3为接通(ON)，左侧的第1开关电路14的输出从第2开关电路 15被输出。如杲低位第2比特Dl是[l，则右侧的第一开关电路14 的输出从第二开关电路15被输出。竟赛图电路12根据灰度等级选择信号的低位第3比特D2和第4 比特D3的逻辑值，以竟赛图形式对行方向邻接的4个第二开关电路 15的输出进行二选一。更具体地说，根据灰度等级选择信号的低位第 3比特D2的逻辑值，选择奇数行的第二开关电路15的输出和偶数行 的第二开关电路15的输出的任意一个。另外，根据低位第4比特D3 的逻辑值，选择邻接的2行之中的任意一个。这样，在灰度等级电压 选择电路整体中，灰度等级电压的候补成为4个。解码器电路13根据对灰度等级选择信号的剩余2比特D4， D5 进行解码的结果，选择从竟赛图电路12输出的4个灰度等级电压的 任意1个。图4是表示图1的灰度等级电压选择电路的布形的一个例子 的图。在图4中，图示了与4行的灰度等级选择部件11对应的布图 图形。按顺序在横方向(第二方向)形成各灰度等级选择部件11内 的第一以及第二开关电路14， 15用的扩散层21， 22、竟赛图电路12 以及解码器电路13用的扩散层23、第一开关电路14用的扩散层21。 另夕卜，灰度等级选择信号D0~D5、 BD0~BD5的布线形成在纵方向 (笫一方向)上。灰度等级选择信号D0~D5、 BD0 BD5用的各布 线层形成在扩散层21 ~ 24的上方。竟赛图电路12的扩散层23和解码器电路13的扩散层24被一体 化，接近配置在右侧的输出布线DECOUT —侧的扩散层23的幅度变 宽。输出布线DECOUT侧的扩散层23可以变宽的理由是因为邻接的 2行的灰度等级选择部件11内的解码器电路13输出相同的解码值， 从而可以共有扩散层23。图5是图4的变形例的布形图，将邻接的4行的灰度等级选 择部件ll内的解码器电路13的扩散层23进行了一体化。图5比图4 能够更进一步地削减解码器电路13的寄生电容。图6是表示与邻接的3个灰度等级电压选择电路对应的布形 的一个例子的图，将3个灰度等级电压选择电路邻接配置在横方向上。 图6的各灰度等级电瑪选择电路具有与图4同样的布形，但是共 有各灰度等级电压选择电路的边界部分的扩散层。更具体地说，共有 第一开关电路14内的扩散层21。这样，各灰度等级电压选择电路通 过共有边界部分的扩散层21，能够削减电路面积。在图6中图示了 3个灰度等级电压选择电路，但实际上，由于在 横方向上邻接配置了数百个(例如360个)灰度等级电压选择电路， 因此各个灰度等级电压电路通过共有边界部分的扩散层而实现大幅 削减电路面积。图7是表示对由图l的电路构成组成的灰度等级电压选择电路的 输出布线DECOUT和现有的灰度等级电压选择电路的输出布线 DECOUT的响应性进行了比较的模拟结果的图。图7图示了由PMOS晶体管构成的正极灰度等级电压选择电路2的响应特性曲线cbl， cb2 和由NMOS晶体管构成的负极灰度等级电压选择电路4的响应特性 曲线cb3， cb4。图7的实线曲线ebl， cb3表示本实施例的响应特性， 虛线曲线cb2， cb4表示现有的响应特性。如图7所明示的那样，本实施例的输出布线DECOUT的信号波 形的上升和下降比现有的要急剧。这可以认为是在本实施例中，为了 使解码器电路13的电路规模变得比现有的更小型化，解码器电路13 的寄生电容变小，并且由于接近输出布线DECOUT —侧的晶体管的 沟道宽度变大，所以相同晶体管的接通(ON)电阻变低，供给输出 布线DECOUT的信号的延迟被抑制从而可以进行高速响应。这样，在实施例1中，将可选择4灰度等级的灰度等级选择部件 ll在行方向上配置多个，将各灰度等级选择部件ll内的2个第一开 关电路14分离配置在横方向上，这些2个第一开关电路14之间配置 有第二开关电路15、竟赛图电路12和解码器电路13,因此可以缩小 解码器电路13的电路规模，可以大幅地削减与解码器电路13连接的 输出布线DECOUT的寄生电容。另外，可以扩大接近输出布线 DECOUT—侧的扩散层的宽度，可以扩大解码器电路13内的晶体管 的沟道宽度，可以使晶体管的开关动作高速化。这样，实现提高灰度 等级电压选择电路的动作速度。在上述的实施例1中，将灰度等级选择信号D2， D3供给竟赛图 电路12,将灰度等级选择信号D4, D5供给解码器电路13，但是可 以任意地变更供给竟赛图电路12的比特和供给解码器电路13的比 特。实际上，可以将灰度等级选择信号的比特分配给各电路12， 13， 从而使竟赛图电路12和解码器电路13的总面积变小。 (实施例2)在实施例1中，说明了第二开关电路15根据灰度等级选择信号 的低位第2比特Dl的逻辑值，选择2个第一开关电路14的输出的任 意一个的例子。在下面说明的实施例2中，第二开关电路15根据灰 度等级选择信号的最高位比特D5的逻辑值，选择2个第一开关电路14的输出的任意一个。图8是表示本发明的实施例2的灰度等级电压选择电路的内部构 成的电路图。图8的基本电路构成和图l相同，但是，供给第二开关 电路15、竟赛图电路12以及解码器电路13的灰度等级选择信号的种 类不同。灰度等级选择信号D5， BD5被供给图8的第二开关电路15， 灰度等级选择信号Dl, BD1, D2， BD2被供给竟赛图电路12，灰度 等级选择信号D3， BD3， D4, BD4被供给解码器电路13。在图8的电路的情况下，也可以形成与图4相同的布形，得 到与实施例l相同的效果。在实施例2中，也可以任意变更提供给竟赛图电路12和解码器 电路13的灰度等级选择信号的比特。 (实施例3 )在实施例l和2中，说明了利用6比特的灰度等级选择信号输出 64灰度等级的灰度等级电压的例子，但是下面所说明的实施例3利用 8比特的灰度等级选择信号输出256灰度等级的灰度等级电压。图9是表示本发明的实施例3的灰度等级电压选择电路的内部构 成的电路图。图9的灰度等级电压选择电路具有配置在行方向上的64 个灰度等级选择部件11、 8个竟赛图电路12和1个解码器电路13。 各灰度等级选择部件11与实施例1以及实施例2同样具有配置在两 侧的2个第一开关电路14和第二开关电路15。2个第一开关电路14分别根据灰度等级选择信号DO的逻辑值来 选择2种灰度等级电压的任意一个。第二开关电路15根据灰度等级 选择信号Dl的逻辑值选择2个第一开关电路14的输出的任意一个。 竟赛图电路12根据灰度等级选择信号D2 ~ D4的逻辑值，.以二选一 的方式顺序选择8个第二开关电路15的输出。最终，在灰度等级电 压选择电路全体中，通过竟赛图电路12选择8种灰度等级电压的候 补。解码器电路13根据基于灰度等级选择信号D5~D7的逻辑值而 解码了的结果，将最终的灰度等级电压供给输出布线DECOUT。图IO是表示与图9的灰度等级电压选择电路对应的布形的一个例子的图。如图所示，64个灰度等级选择部件11邻接配置在纵 方向(第一方向)上，各灰度等级选择部件11内的第一开关电路14、 第二开关电路15、竟赛图电路12以及解码器电路13按顺序配置在横 方向(第二方向)上。竟赛图电路12的扩散层23和解码器电路13 的扩散层24连接，解码器电路13的扩散层24在多行中被共有化。图11是表示将由图9的电路构成组成的灰度等级电压选择电路 的输出布线DECOUT和现有的灰度等级电压选择电路的输出布线 DECOUT的响应性进行了比较的模拟结果的图。图11图示了由 PMOS晶体管构成的正极灰度等级电压选择电路2的响应特性曲线 cbl， cb2和由NMOS晶体管构成的负极灰度等级电压选择电路4的 响应特性曲线cb3， cb4。图ll的实线曲线cbl, cb3表示本实施例的 响应特性，虚线曲线cb2， cb4表示现有的响应特性。对图11和图7进行比较可知，由于图9的电路的晶体管比图1 的电路的晶体管多而寄生电容大，所以波形的延迟变大，但是与现有 的信号波形相比，其信号的上升和下降十分急剧。这样，在实施例3中，也可以与实施例1以及实施例2同样地， 削减输出布线DECOUT的寄生电容和提高灰度等级电压选择电路的 动作速度。在实施例3中，将灰度等级选择信号的低位第2比特Dl供给第 二开关电路15，但是也可以和实施例2 —样供给最高位的比特。另夕卜， 在实施例3中，也可以任意变更供给竟赛图电路12和解码器电路13 的灰度等级选择信号，理想的是分配比特使得缩小电路面积。
权利要求
1、一种灰度等级电压选择电路，其特征在于包括多个灰度等级选择部件，分别从4个灰度等级电压中选择1个；多个竞赛图电路，循环进行以二选一方式选择由上述多个灰度等级选择部件分别选择出的灰度等级电压的动作，最终分别选择1个灰度等级电压；解码器电路，从由上述多个竞赛图电路选择出的多个灰度等级电压中选择1个并提供给输出布线，上述多个灰度等级选择部件分别具备2个第一开关电路，根据灰度等级选择信号的最低位比特的逻辑值，从2种灰度等级电压中选择1个；第二开关电路，根据上述灰度等级选择信号的最高位比特或低位第2比特的逻辑值，选择上述2个第一开关电路的输出中的任意一个并提供给上述竞赛图电路，上述竞赛图电路根据用于上述第一开关电路以及上述第二开关电路的选择动作的上述灰度等级选择信号的比特以外的比特之中的一部分比特的逻辑值，循环进行以二选一方式选择灰度等级电压的动作，上述解码器电路根据对用于上述第一开关电路、上述第二开关电路以及上述竞赛图电路的选择动作中的上述灰度等级选择信号的比特以外的比特进行了解码的结果，从上述竞赛图电路输出的多个灰度等级电压中选择一个并提供给上述输出布线。
2、 根据权利要求l所述的灰度等级电压选择电路，其特征在于 上述多个灰度等级选择部件邻接配置在第一方向上； 上述笫二开关电路、上述竟赛图电路以及上述解码器电路邻接配置在与上述第一方向不同的第二方向上；上述2个第一开关电路夹着邻接配置的上述第二开关电路、上述 竟赛图电路以及上述解码器电路，并被配置在上述第二方向的两侧。
3、 根据权利要求2所述的灰度等级电压选择电路，其特征在于 相对于在上述第一方向上邻接配置的2个以上的上述笫一以及第二开关电路，以一个比例设置上述竟赛图电路；相对于上述多个灰度等级选择部件，以一个比例设置上述解码器电路。
4、 根据权利要求2所述的灰度等级电压选择电路，其特征在于 上述2个第一开关电路具有在上述第二方向上延伸的第一扩散层；上述第二开关电路具有在上述第二方向上延伸的第二扩散层； 上述竟赛图电路具有在上述第二方向上延伸的第三扩散层； 上述解码器电路具有在上述第一以及第二方向上延伸的第四扩散层；在上述第一~笫四扩散层的上方形成有在上述第一方向上延伸 的上述灰度等级选择信号用的多个布线层。
5、 根据权利要求4所述的灰度等级电压选择电路，其特征在于 在上述第一方向上邻接的2个上述第三扩散层与相同的上述第四扩散层连接。
6、 根据权利要求5所述的灰度等级电压选择电路，其特征在于 在上述第一方向上邻接的4个以上的上述第三扩散层与相同的上述第四扩散层连接。
7、 根据权利要求4所述的灰度等级电压选择电路，其特征在于 在上述第四扩散层的上方形成有上述输出布线用的布线层； 上述第四扩散层的面积越是接近上述输出布线用的布线层侧越宽。
8、 根据权利要求4所述的灰度等级电压选择电路，其特征在于 将配置在上述第一方向上的上述多个灰度等级选择部件设为组，多个组的上述多个灰度等级选择部件邻接配置在上述第二方向上；邻接的组之间内的邻接的2个上述第一开关电路共有上述笫一 扩散层。
9、 根据权利要求1所迷的灰度等级电压选择电路,其特征在于 对上述竟赛图电路和上述解码器电路分别分配上述灰度等级选择信号的相互不同的比特，使得上述竟赛图电路和上述解码器电路的 总面积成为最小。
10、 一种显示控制电路，其特征在于包括 生成正极性的灰度等级电压的正极性灰度等级电压选择电路； 生成负极性的灰度等级电压的负极性灰度等级电压选择电路； 选择上述正极性的灰度等级电压和上述负极性的灰度等级电压的任意一个的极性切换电路；在对由上述极性切换电路选择出的灰度等级电压进行了增益调 整后，供给对应的信号线的输出电路，其中上述正极性灰度等级电压选择电路以及上述负极性灰度等级电 压选择电路分别具备多个灰度等级选择部件，分别从4个灰度等级电压中选择1个；多个竟赛图电路，循环进行以二选一方式选择由上述多个灰度等 级选择部件分别选择出的灰度等级电压的动作，最终分别选择l个灰 度等级电压；解码器电路，从由上述多个竟赛图电路选择出的多个灰度等级电 压中选择l个，并供给输出布线，上述多个灰度等级选择部件分别具有2个第一开关电路，根据灰度等级选择信号的最低位比特的逻辑 值，从2种灰度等级电压中选择1个；第二开关电路，根据上述灰度等级选择信号的最高位比特或低位 第2比特的逻辑值，选择上述2个第一开关电路的输出中的任意一个， 并供给上述竟赛图电路，其中上述竟赛图电路根据用于上述第一开关电路以及上述第二开关 电路的选择动作中的上述灰度等级选择信号的比特以外的比特中的 一部分比特的逻辑值，循环进行以二选一形式选择灰度等级电压的动 作；上迷解码器电路根据对用于上述第一开关电路、上述第二开关电 路以及上述竟赛图电路的选择动作中的上迷灰度等级选择信号的比 特以外的比特进行了解码的结果，从上述竟赛图电路输出的多个灰度等级电压中选择1个并供给上述输出布线；上迷输出布线上的灰度等级电压被供给上述极性切换电路。
11、 根据权利要求10所述的显示控制电路，其特征在于 上述多个灰度等级选择部件邻接配置在第一方向上； 上述第二开关电路、上述竟赛图电路以及上述解码器电路邻接配置在与上述第一方向不同的第二方向上；上述2个第一开关电路夹着邻接配置的上述第二开关电路、上迷 竟赛图电路以及上迷解码器电路而配置在上述第二方向的两侧。
12、 根据权利要求ll所述的显示控制电路，其特征在于 相对于邻接配置在上述第一方向上的2个以上的上述第一以及第二开关电路，以一个比例设置上述竟赛图电路；相对于上述多个灰度等级选择部件，以一个比例设置上迷解码器电路。
13、 根据权利要求ll所述的显示控制电路，其特征在于 上述2个第一开关电路具有在上述第二方向上延伸的第一扩散层；上述第二开关电路具有在上述第二方向上延伸的第二扩散层； 上述竟赛图电路具有在上迷第二方向上延伸的第三扩散层； 上述解码器电路具有在上述第一以及第二方向上延伸的第四扩散层；在上述第一 第四扩散层的上方形成有在上述第一方向上延伸 的上述灰度等级选择信号用的多个布线层。
14、 根据权利要求13所述的显示控制电路，其特征在于 在上述第一方向上邻接的2个上述第三扩散层与相同的上述第四扩散层连接。
15、 根据权利要求14所述的显示控制电路，其特征在于在上述第一方向上邻接的4个以上的上述第三扩散层与相同的 上述第四扩散层连接。
16、 根据权利要求13所述的显示控制电路，其特征在于 在上述第四扩散层的上方形成有上述输出布线用的布线层； 上述第四扩散层的面积越是接近上述输出布线用的布线层侧越宽。
17、 根据权利要求13所述的显示控制电路，其特征在于 将配置在上述第一方向上的上述多个灰度等级选择部件设为组，多个组的上述多个灰度等级选择部件邻接配置在上述第二方向上，邻接的组之间内的邻接的2个上述第一开关电路共有上述第一 扩散层。
18、 根据权利要求10所述的显示控制电路，其特征在于 将上述灰度等级选择信号的相互不同的比特分别被分配给上述竟赛图电路和上述解码器电路，使得上述竟赛图电路和上述解码器电 路的总面积成为最小。
全文摘要
灰度等级电压选择电路具备多个灰度等级选择部件，分别从4灰度等级电压中选择1个；多个竞赛图电路，循环进行以二选一的方式选择由多个灰度等级选择部件分别选择出的灰度等级电压的动作，最终分别选择1个灰度等级电压；解码器电路，从由多个竞赛图电路选择出的多个灰度等级电压中选择1个并提供给输出布线，其中，多个灰度等级选择部件分别具有2个第一开关电路，根据灰度等级选择信号的最低位的逻辑值，从2种灰度等级电压中选择1个；第二开关电路，根据灰度等级选择信号的最高位比特或低位第2比特的逻辑值，选择2个第一开关电路的输出中的任意一个并提供给竞赛图电路。
文档编号H01L23/522GK101281735SQ20081009006
公开日2008年10月8日 申请日期2008年4月2日 优先权日2007年4月4日
发明者水田由美子 申请人:株式会社东芝