专利名称：芯片的封装结构及其封装方法
技术领域：
本发明有关一种芯片重新配置的封装方法，特别是有关利用芯片容置架来进行 芯片重新配置的封装方法。
背景技术：
半导体的技术已经发展的相当的迅速，因此微型化的半导体晶粒(Dice)即芯片 (chip)必须具有多样化的功能的需求，使得半导体芯片必须要在很小的区域中配置 更多的输入/输出垫(I/Opads)，因而使得金属接脚(pins)的密度也快速的提高了。因 此，早期的导线架封装技术己经不适合高密度的金属接脚；故发展出一种球阵列 (Ball Gnd Array: BGA)的封装技术，球阵列封装除了有比导线架封装更高密度的优 点外，其锡球也比较不容易损害与变形。
随着3C产品的流行，例如移动电话(Cell Phone)、个人数字助理(PDA) 或是iPod等，都必须要将许多复杂的系统芯片放入一个非常小的空间中，因此为 解决此一问题， 一种称为"晶片级封装(wafer level package; WLP)"的封装技术 已经发展出来，其可以在切割晶片成为一颗颗的晶粒即芯片之前，就先对晶片进行 封装。美国专利公告第5,323,051号专利即揭露了这种"晶片级封装"技术。然而， 这种"晶片级封装"技术随着芯片主动面上的焊垫(pads)数目的增加，使得焊垫(pads) 的间距过小，除了会导致信号耦合或信号干扰的问题外，也会因为焊垫间距过小而 造成封装的可靠度降低等问题。因此，当芯片再更进一步的縮小后，使得前述的封 装技术都无法满足。
为解决此一问题，美国专利公告第7,196,408号已揭露了一种将完成半导体工 艺的晶片，经过测试及切割后，将测试结果为良好的晶粒(good die)或芯片重新 放置于另一个基板之上，然后再进行封装工序，如此，使得这些被重新放置的芯片 间具有较宽的间距，故可以将芯片上的焊垫适当的分配，例如使用向外延伸(fan out)技术，因此可以有效解决因间距过小，除了会导致信号耦合或信号干扰的问 题。
然而，为使半导体芯片能够有较小及较薄的封装结构，在进行晶片切割前，会先对晶片进行薄化处理，例如以背磨(backside lapping)方式将晶片薄化至2~20mil， 然后再切割成一颗颗的晶粒即芯片。此一经过薄化处理的芯片，经过重新配置在另 一基板上，再以注模方式将多个芯片形成一封装体；由于芯片很薄，使得封装体也 是非常的薄，故当封装体脱离基板之后，封装体本身的应力会使得封装体产生翘曲， 增加后续进行切割工序的困难。
另外，在晶片切割之后，重新配置在另一个载板时，由于新的载板的尺寸较原 来的尺寸为大，因此在后续植球工序中，会无法对准，其封装结构可靠度降低。
此外，在整个封装的过程中，还会产生植球时，制造设备会对芯片产生局部过 大的压力，而可能损伤芯片的问题；同时，也可能因为植球的材料造成与芯片上的 焊垫间的电阻值变大，而影响芯片的性能等问题。
发明内容
有鉴于发明背景中所述的植球对准以及封装体翘曲的问题，本发明提供一种利 用晶片对准标志的芯片重新配置的封装结构及其方法，来将多个芯片重新进行配置 并进行封装的方法。
本发明的另一主要目的在提供一种在芯片重新配置的封装方法，是将不同尺寸 大小及功能的芯片重新配置在一载板上的封装方法。
此外，本发明还有一主要目的在提供一种芯片重新配置的封装方法，其可以将 12吋晶片所切割出来的芯片重新配置于芯片容置架上，如此可以有效运用8吋晶 片的即有的封装设备，而无需重新设立12吋晶片的封装设备，可以降低12吋晶片 的封装成本。
本发明的再一主要目的在提供一种芯片重新配置的封装方法，使得进行封装的 芯片都是"已知是功能正常的芯片"(Known good die)，可以节省封装材料，故也 可以降低工艺的成本。
本发明的又一目的，是通过芯片容置架的芯片容置区来重新置放芯片，可以由 芯片容置区的相对位置来提高芯片重新配置时的准确性。
根据以上所述，本发明揭露一种芯片封装结构的封装方法，包括:提供一晶片， 具有一上表面及一背面，且晶片上配置有多个芯片，且每一颗芯片上具有多个焊垫; 形成一第一保护层在晶片的上表面，并覆盖住每一颗芯片上的多个焊垫；切割晶片 以得到多个芯片；提供一芯片容置架，芯片容置架的正面配置有一粘着层；取放每 一颗芯片至芯片容置架上，是将每一颗芯片的背面朝下通过粘着层贴附在芯片容置架正面上；形成一高分子材料层在芯片容置架及具有第一保护层的多个芯片上；覆 盖一模具装置，用以平坦化高分子材料层，使得高分子材料层充满在具有第一保护 层的多个芯片之间，并包覆住每一颗芯片及芯片容置架；脱离模具装置，用以曝露 出每一颗芯片上的第一保护层的一表面以形成一封装体；移除第一保护层以曝露出 每一颗芯片上的多个焊垫，使得高分子材料层的高度大于每一颗芯片的高度；形成 图案化的第二保护层，以覆盖每一颗芯片的主动面以及部份高分子材料层，且曝露 出多个芯片的多个焊垫；形成多条扇出的图案化的金属线段，且多条扇出的图案化 的金属线段的一端与曝露出的多个焊垫电性连接；形成图案化的第三保护层，以覆 盖每一颗芯片的主动面及每一条图案化的金属线段，并曝露出每一条图案化的金属 线段的向外侧延伸的一扇出结构的部份表面；形成多个图案化的UBM层在每一条 图案的金属线段的向外侧延伸的扇出结构的部份表面上，且与多条图案化的金属线 段电性连接；形成多个导电元件，是将多个导电元件通过多个图案化的UBM层与 多条图案化的金属线段电性连接；以及切割封装体，以形成多个各自独立完成封装 的芯片。
根据以上的封装方法，本发明还揭露一种芯片的封装结构，包括:一芯片容置 架，具有一芯片容置区且其芯片容置区的正面上配置有一粘着层； 一芯片，其一主 动面上配置有多个焊垫及一背面是形成在芯片容置架的粘着层上； 一封装体，其环 覆于具有芯片的芯片容置架以曝露出芯片的主动面上的多个焊垫，且封装体的高度 大于芯片的高度；多条图案化的金属线段的一端与多个焊垫电性连接，另一端以外 侧延伸并覆盖于封装体的一表面上；多个图案化的保护层，其覆盖于多条图案化的 金属线段且曝露出多个图案化的金属线段的向芯片的主动面外侧延伸的一扇出结 构的部份表面；形成多个UBM层在每一条图案化的金属线段的向外侧延伸的扇出 结构的部份表面上，且与多条图案化的金属线段电性连接；及多个导电元件，通过 UBM层与多个图案化的金属线段电性连接。
为使对本发明的目的、构造、特征、及其功能有进一步的了解，下面将配合附
图对本发明的较佳实施例进行详细说明，其中
图1是根据本发明所揭露的技术，表示一晶片上配置有多个芯片的示意图； 图2是根据本发明所揭露的技术，表示在晶片的上表面之上形成一第一保护层
的示意图；图3A及图3B是根据本发明所揭露的技术，表示芯片容置架的示意图4A及图4B是根据本发明所揭露的技术，表示晶片切割得到多个芯片并重
新分配至芯片容置架上的示意图5是表示图4A或图4B的具有多个芯片的芯片容置架的截面示意图6是根据本发明所揭露的技术，表示在芯片上形成高分子材料层的示意图7是根据本发明所揭露的技术，表示将高分子材料层平坦化的示意图8是根据本发明所揭露的技术，表示将第一保护层移除以曝露出每一颗芯片
的主动面的示意图9是根据本发明所揭露的技术，表示形成一第二保护层以覆盖住每一颗芯片
的主动面及部份高分子材料层的示意图10是根据本发明所揭露的技术 在每一颗芯片的焊垫的示意图11是根据本发明所揭露的技术 垫上的示意图12是根据本发明所揭露的技术 示意图13是根据本发明所揭露的技术 图案化的金属线段的示意图14是根据本发明所揭露的技术 金属线段的向外延伸的表面的示意图15是根据本发明所揭露的技术 面上形成UBM层的示意图16是根据本发明所揭露的技术，表示形成多个导电元件在多个图案化的 UBM层上以形成多芯片模块化的封装结构的示意图；及
图17是根据本发明所揭露的技术，表示单一芯片的封装结构的示意图。
具体实施例方式
本发明在此所探讨的方向为一种芯片重新配置的封装方法，将多个芯片重新配 置于另一基板上，然后进行封装的方法。为了能彻底地了解本发明，将在下列的描 述中提出详尽的步骤及其组成。显然地，本发明的施行并未限定芯片堆迭的方式的 为本领域技术人员所熟悉的特殊细节。另一方面，众所周知的芯片形成方式以及芯
，表示在第二保护层上形成多个开口以曝露 ，表示形成金属层以覆盖在每一颗芯片的焊 ，表示形成多条扇出的图案化的金属线段的 ，表示形成一第三保护层以覆盖多条扇出的 ，表示形成多个开口以曝露的多条图案化的 ，表示在曝露的多条图案化的金属线段的表片薄化等后段工序的详细步骤并未描述于细节中，以避免造成本发明不必要的限 制。然而，对于本发明的较佳实施例，则会详细描述如下，然而除了这些详细描述 之外，本发明还可以广泛地施行在其他的实施例中，且本发明的范围不受限定，其 以之后的权利要求所限定的专利范围为准。
在现代的半导体封装工艺中，均是将一个已经完成前段工序(FrontEnd Process) 的晶片(wafer)先进行薄化处理(Th腿ing Process)，例如将芯片的厚度研磨至2~20 mil之间；然后，进行晶片的切割(sawingprocess)以形成一颗颗的晶粒即芯片110; 然后，使用取放装置(pick and place)将一颗颗的芯片逐一放置于另一个基板上。 很明显地，基板上的芯片间隔区域比芯片大，因此，可以使得这些被重新放置的芯 片间具有较宽的间距，故可以将芯片上的焊垫适当的分配。
首先，如图1所示，是表示一晶片IO配置有多个芯片110的俯视图，且每一 颗芯片110上具有多个焊垫(未在图中表示)。接着，图2是表示在晶片上具有保护 层的一截面示意图。如图2所示，是于配置有多个芯片110的晶片IO的上表面， 且于每一颗芯片110的主动面上形成第一保护层20，例如光刻胶(photoresist)层，以 覆盖每一颗芯片110的主动面。接下来，图3A及图3B是分别表示用以重新配置 芯片的芯片容置架的示意图。此芯片容置架30是一网状结构的框架且具有多个相 同大小的芯片容置区301，相邻的每一个芯片容置区301之间利用多个线架314彼 此相连接，其连接的方式可以是将芯片容置区301的四个角与邻近的其他芯片容置 区301的四个角以多个线架314连接，使得相邻的芯片容置区301可以彼此连接， 且在相邻的芯片容置区301之间有一空隙，如图3A或图3B所表示的矩形空隙312， 其矩形空隙312可以是菱形、正方形等，但在本发明的实施例中并没有任何限制。
接着，图4A及图4B是分别表示将多个具有第一保护层的芯片配置在芯片容 置区块的示意图。如图4A及图4B所示，是将第一保护层20覆盖在晶片10的主 动面之上；接着，将具有第一保护层20的晶片10切割成多颗具有第一保护层的芯 片IIO,然后将每一颗具有第一保护层20的芯片110的主动面朝上；接着，使用取 放装置(未于图中显示)由主动面将每一颗芯片110吸起并放置于芯片容置架30 的芯片容置区301上；由于，每一颗芯片30的主动面上均配置有多个焊垫112，因 此，取放装置可以直接识别出每一颗芯片110其主动面上的焊垫112位置；当取放 装置要将芯片110放置于芯片容置架30的芯片容置区301上时，可以再通过芯片 容置区301上的参考点(未于图中显示)以及芯片容置架30的相对位置，将每一 颗芯片110精确地放置于芯片容置架30上的多个芯片容置区301内。因此，当多个芯片110重新配置在芯片容置架30上时，就可以将芯片110准确地放置于芯片
容置架30上；另外，通过芯片容置区301来重新置放多个芯片110，可以由芯片容 置区301的相对位置来提高芯片重新配置时的准确性。接着，如图5所示，是根据 图4A及图4B的AA线段，表示具有第一保护层20的多个芯片110以背面朝下置 放在芯片容置架30上。
此外，在本实施例中，在芯片容置架30上还包含一粘着层(未在图中表示)， 其目的是当芯片110置放至芯片容置架30上的多个芯片容置区301上时，可以使 芯片110的背面固接在芯片容置区301上，且此粘着层的材料为具有弹性的粘着材 料，其可自下列族群中选出硅橡胶(silicone rubber)、硅树脂(silicone resin)、 弹性PU、多孔PU、丙烯酸橡胶(acrylic rubber)及芯片切割胶。
接下来，请参考图6，是于芯片容置架30及部份芯片110的主动面上涂布一 高分子材料层40，并且使用一模具装置500将高分子材料层40压平，以使得高分 子材料层40形成一平坦化的表面，使得高分子材料层40包覆每一颗芯片IIO并填 满于每一颗芯片IIO之间以形成一封装体。在本实施例中，高分子材料层40可以 是硅胶、环氧树脂、丙烯酸(acrylic)、及苯环丁烯(BCB)等材料。
接着，可以选择性地对平坦化的高分子材料层40进行一烘烤程序，使高分子 材料层40固化。再接着，进行脱模程序，将模具装置500与固化后的高分子材料 层40分离，以裸露出平坦的高分子材料层40的表面，如图7所示。然后，可以选 择性地使用切割刀(未在图中表示)，在高分子材料层40的表面上形成多条切割道 或割道600，其中每一条切割道600的深度为0.5~1密尔(mil),而切割道600的宽度 则为5至25微米。在一较佳实施例中，切割道600可以是相互垂直交错，并且可 以作为实际切割芯片时的参考线。
接着，请参考图8，是利用半导体工艺，例如，显影及蚀刻，是在高分子材料 层40上形成一图案化光刻胶层(未在图中表示)；接着，蚀刻以移除在每一颗芯片 110的主动面上的第一保护层20以曝露出每一颗芯片110的主动面，同时使得环覆 于每一颗芯片110的高分子材料层40的高度大于每一颗芯片110的高度。
然后，请参考图9，是形成一图案化的第二保护层50以覆盖在每一颗芯片110 的主动面以及部份高分子材料层40的表面，并曝露出每一颗芯片110的主动面上 的多个焊垫112;其步骤包括是利用半导体工艺，先形成一图案化的光刻胶层(未 在图中表示)在第二保护层50上；蚀刻以移除部份第二保护层50以形成多个开口 (opening),并曝露出每一颗芯片110的主动面上的多个焊垫112，如图10所示。紧接着，图11至图12，是表示在封装体上形成多条扇出的图案化的金属线段
60的截面示意图。在确定每一颗芯片110的多个焊垫112的位置之后，即可使用传 统的重布线工艺(Redistribution Layer; RDL)于每一颗芯片110所曝露的多个焊垫 112上，形成多条扇出的图案化的金属线段60，其中每一条图案化的金属线段60 的一端与焊垫i12电性连接，及部份多条图案化的金属线段60的另一端是以扇出 方式形成在高分子材料层40上。在此，金属线段60的形成步骤包括:先形成一金 属层60在第二保护层50上且填满所曝露的焊垫112;形成一图案化的光刻胶层(未 在图中表示)在金属层上60;蚀刻以移除部份金属层60，以形成多条扇出的图案化 的金属线段60，如图12所示；其中部份图案化的金属线段60的一端电性连接多 个芯片110的主动面的多个焊垫112，部份多个图案化的金属线段60的另一端是以 扇出方式形成在高分子材料层40上。
接着，参考图13，是利用半导体工艺，于多条扇出的图案化的金属线段60上 形成一图案化的第三保护层70，以覆盖每一颗芯片110的主动面及每一条扇出的 图案化的金属线段60;接着，于每一条金属线段60的另一端上形成多个开口 (opening)以曝露出每一条扇出的图案化的金属线段60的另一端的一表面，如图 14所示；其中，形成图案化的第三保护层的步骤包括:利用半导体工艺，先形成一 第三保护层，例如光刻胶层，以覆盖多条图案化的金属线段60;接着，利用微影 及蚀刻，形成一图案化的光刻胶层(未在图中表示)在第三保护层上；蚀刻以移除部 份第三保护层，以形成一图案化的第三保护层70，并曝露出每一条扇出的图案化 的金属线段60的另一端的一表面。
接着，参考图15，是表示在曝露出的每一条扇出的图案化的金属线段的另一 端的表面上形成多条UBM金属层的示意图。如图15所示，是在曝露出的每一条 扇出的图案化的金属线段60的另一端的表面上，以溅镀(sputtering)的方式形成一 UBM层；接着，利用半导体工艺，例如显影及蚀刻，是在UBM层上形成一图案化 的光刻胶层(未在图中表示)，然后，利用蚀刻以移除部份UBM层，以形成多条图 案化的UBM层80在曝露出的每一条扇出的图案化的金属线段60的表面上，且与 多条图案化的金属线段60电性连接；在本实施例中的UBM层的材料可以是Ti/Ni。 接着，再利用半导体工艺，例如微影(photol他ogmphy)及蚀刻，将部份的UBM层80 移除只保留与多条金属线段60电性连接的UBM层80。
最后，再于每一个UBM层80上形成多个导电元件90，以便作为芯片110对 外电性连接的接点，其中，此导电元件90可以是金属凸块(metal bump)或是锡球(solder ball)且可以通过多个图案化的UBM层80与图案化的金属线段60电性连接。 然后，即可对封装体进行最后的切割。在本实施例中，可以以多个芯片做为切割单 位，则形成一多芯片模块化的封装结构，如图16所示；另外，也可以以单颗芯片 做为切割单位，以形成一颗颗完成封装工序的芯片，如图17所示。
在此要强调的是，上述所形成的扇出结构的金属线段60并非仅限定于传统的 重布线工艺，其只要能通过半导体工艺形成扇出结构的方法，均为本发明的实施方 式；同时，使用半导体工艺形成扇出结构的方法已为现有技术，故本发明不加以详 细叙述，以避免产生不必要的限制。
且在上述实施例中，形成平坦化的高分子材料层40的方式可以选择使用注模 方式(moldingprocess)来形成。此时，将一模具装置500先覆盖至芯片容置架30上， 此时，可以使模具装置500与芯片110之间保持一空间，然后再进行注模工序，将 高分子材料层40，例如环氧树脂模封材料(Epoxy Molding Compound; EMC)注入模具 装置500与芯片110的空间中，使得高分子材料层40形成一平坦化的表面，以使 高分子材料层40包覆每一颗芯片110并填满于芯片110之间且包覆住芯片容置架 30。由于，使用注模方式之后的制造过程与前述方式相同，故不再予以赘述。
虽然本发明以前述的较佳实施例揭露如上，然而其并非用以限定本发明，任何 熟悉本技术的人员，在不脱离本发明的精神和范围内，当可作出种种等同的改变或 替换，因此本发明的专利保护范围须视本说明书所附的本申请权利要求范围所界定 的为准。
权利要求
1.一种芯片封装结构的封装方法，包含提供一晶片，具有一上表面及一背面，该晶片上配置有多个芯片，且每一该芯片上具有多个焊垫；形成一第一保护层在该晶片的该上表面，并覆盖住每一该芯片上的这些焊垫；切割该晶片，以得到这些芯片；提供一芯片容置架，具有多个芯片容置区，每一该芯片容置区之间是以多个线架彼此连接且相邻的每一该芯片容置区之间具有一空隙，且每一该芯片容置区的一正面上配置有一粘着层；取放每一该芯片至该芯片容置架的这些芯片容置区上，是将每一芯片的该背面朝下通过该粘着层贴附在该芯片容置架的这些芯片容置区的该正面上；形成一高分子材料层在该芯片容置架上及具有该第一保护层的这些芯片上；覆盖一模具装置，用以平坦化该高分子材料层，使得该高分子材料层充满在具有该第一保护层的这些芯片之间，并包覆住每一该芯片及该芯片容置架；脱离该模具装置，用以曝露出在每一该芯片上的该第一保护层的一表面以形成一封装体；移除该第一保护层以曝露出每一该芯片上的这些焊垫，使得该高分子材料层的高度大于每一该芯片的高度；形成一图案化的第二保护层在曝露的每一该芯片的主动面上以覆盖这些焊垫及部份该高分子材料层上；形成多个扇出的图案化的金属线段，这些扇出的图案化的金属线段的一端与这些焊垫电性连接及部份这些扇出的图案化的金属线段形成在部份该高分子材料层上；形成一图案化的第三保护层，以覆盖每一该芯片的该主动面及每一该扇出的图案化的金属线段，并曝露出每一该扇出的图案化的金属线段的另一端的一表面；形成多个图案化的UBM层在每一该图案的金属线段的向外侧延伸的扇出结构的该表面上，且与这些图案化的金属线段电性连接；形成多个导电元件，是将这些导电元件通过这些图案化的UBM层与这些图案化的金属线段电性连接；及切割该封装体，以形成多个各自独立的完成封装的芯片。
2. 根据权利要求l所述的封装方法，其特征在于该第一保护层为B-stage。
3. 根据权利要求1所述的封装方法，其特征在于形成这些扇出的图案化的金 属线段包括形成一金属层以覆盖在该每一该芯片的该主动面的这些焊垫上及该高分子材 料层上；形成一图案化的光刻胶层在该金属层上；及移除部份该金属层，以移除部份这些芯片的该主动面上的该金属层，以形成这 些图案化的金属线段，其中部份这些图案化的金属线段的一端电性连接多个芯片的 该主动面上的这些焊垫，部份这些图案化的金属线段的另一端是以扇出方式形成在 该高分子材料层上。
4. 一种模块化的多芯片封装方法，包含提供一晶片，具有一上表面及一背面，且该晶片上配置有多个芯片，且每一该 芯片上具有多个焊垫；形成一第一保护层在该晶片的该上表面并覆盖住每一该芯片上的这些焊垫； 切割该晶片，以得到这些芯片；提供一芯片容置架，具有多个芯片容置区，每一该芯片容置区之间是以多个线 架彼此连接且相邻的每一该芯片容置区之间具有一空隙，且每一该芯片容置区的一 正面上配置有一粘着层；取放每一该芯片至该芯片容置架的这些芯片容置区上，是将每一芯片的该背面 朝下通过该粘着层贴附在该芯片容置架的这些芯片容置区该正面上；形成一高分子材料层在该芯片容置架上及具有该第一保护层的这些芯片上；覆盖一模具装置，用以平坦化该高分子材料层，使得该高分子材料层充满在具 有该第一保护层的这些芯片之间，且包覆每一该芯片及该芯片容置架；脱离该模具装置，用以曝露出在每一该芯片上的该第一保护层的一表面以形成 一封装体；移除该第一保护层以曝露出每一该芯片上的这些焊垫，使得该高分子材料层的 高度大于每一该芯片的高度；形成一图案化的第二保护层在曝露的每一该芯片的主动面上以覆盖这些焊垫 及部份该高分子材料层上；形成多个扇出的图案化的金属线段，这些扇出的图案化的金属线段的一端与这些焊垫电性连接及部份这些扇出的图案化的金属线段形成在部份该高分子材料层 上；形成一图案化的第三保护层，以覆盖每一该芯片的该主动面及每一该扇出的图 案化的金属线段，并曝露出每一该扇出的图案化的金属线段的另一端的一表面；形成多个图案化的UBM层在每一该图案的金属线段的向外侧延伸的扇出结构 的该表面上，且与这些图案化的金属线段电性连接；形成多个导电元件，是将这些导电元件通过这些图案化的UBM层与这些图案 化的金属线段电性连接；及切割该封装体，以形成多个模块化的多芯片封装结构。
5. 根据权利要求4所述的封装方法，其特征在于该第一保护层为B-stage。
6. 根据权利要求4所述的封装方法，其特征在于形成这些扇出的金属线段包括形成一金属层以覆盖在该每一该芯片的该主动面的这些焊垫上及该高分子材 料层上；形成一图案化的光刻胶层在该金属层上；及移除部份该金属层，以移除部份这些芯片的该主动面上的该金属层，以形成这 些图案化的金属线段，其中部份这些图案化的金属线段的一端电性连接多个芯片的 该主动面上的这些焊垫，部份这些图案化的金属线段的另一端是以扇出方式形成在 该高分子材料层上。
7. —种芯片的封装结构，包括一芯片容置架，具有多个芯片容置区，每一该芯片容置区之间是以多个线架彼 此连接且相邻的每一该芯片容置区之间具有一空隙，且每一该芯片容置区的一正面 上配置有一粘着层；一芯片，其一主动面上配置有多个焊垫及一背面是形成在该芯片容置架的这些芯片容置区的该粘着层上；一封装体，其环覆于具有该芯片的该芯片容置架以曝露出该芯片的该主动面上的这些焊垫，且该封装体的高度大于该芯片的高度；多条图案化的金属线段，这些图案化的金属线段的一端与这些焊垫电性连接， 另一端以外侧延伸并覆盖于该封装体的一表面上；多个图案化的保护层，其覆盖于这些图案化的金属线段且曝露出这些图案化的 金属线段的向该芯片的该主动面外侧延伸的一扇出结构的部份表面；多个图案化的UBM层，其形成在每一该图案的金属线段的向外侧延伸的扇出 结构的该表面上，且与这些图案化的金属线段电性连接；及多个导电元件，电性连接至这些图案化的金属线段的已曝露的该扇出结构的部 份表面上。
8. 根据权利要求7所述的封装结构，其特征在于该UBM层的材料为Ti/Ni。
9. 一种模块化的多芯片封装结构，包括 一芯片容置架，具有多个芯片容置区，每一该芯片容置区之间是以多个线架彼 此连接且相邻的每一该芯片容置区之间具有一空隙，且每一该芯片容置区的一正面 上配置有一粘着层；多个芯片，其一主动面上配置有多个焊垫及一背面是形成在该该芯片容置架的 这些芯片容置区的该粘着层上；一封装体，其环覆于具有这些芯片的该芯片容置架以曝露出这些芯片的该主动 面上的这些焊垫，且该封装体的高度大于每一该芯片的高度；多条图案化的金属线段，这些图案化的金属线段的一端与这些焊垫电性连接， 另一端以外侧延伸并覆盖于该封装体的一表面上；多个图案化的保护层，其覆盖于这些图案化的金属线段且曝露出这些图案化的 金属线段的向这些芯片的该主动面外侧延伸的一扇出结构的部份表面；多个图案化的UBM层，其形成在每一该图案的金属线段的向外侧延伸的扇出 结构的该表面上，且与这些图案化的金属线段电性连接；及多个导电元件，电性连接至这些图案化的金属线段的已曝露的该扇出结构的部 份表面上。
10. 根据权利要求9所述的封装结构，其特征在于该UBM层的材料为Ti/Ni。
全文摘要
一种芯片的封装结构，包括芯片容置架，具有一其正面配置有粘着层的芯片容置区；一芯片，其主动面配置有多个焊垫及背面形成在芯片容置架的粘着层上；封装体，环覆于具有芯片的芯片容置架且曝露出芯片的主动面上的多个焊垫，且封装体的高度大于芯片的高度；多条图案化的金属线段的一端与多个焊垫电性连接，另一端以外侧延伸并覆盖于封装体的一表面上；多个图案化的保护层，覆盖于多条图案化的金属线段且曝露出多个图案化的金属线段的向芯片的主动面外侧延伸的一扇出结构的部分表面；多个图案化的UBM层，形成在每一个扇出结构的部分表面上，且与多条图案化的金属线段电性连接；及多个导电元件，通过UBM层与多个图案化的金属线段电性连接。
文档编号H01L25/065GK101567322SQ20081009319
公开日2009年10月28日 申请日期2008年4月21日 优先权日2008年4月21日
发明者沈更新, 陈煜仁 申请人:南茂科技股份有限公司;百慕达南茂科技股份有限公司