专利名称：内存组件及其制造方法
技术领域：
本发明涉及一种半导体组件及其制造方法，尤其涉及一种内存组件及其制 造方法。
背景技术：
集成电路不断向尺寸缩小与速度加快的方向发展，动态随机存储内存
(DRAM)的制造技术也是如此，尤其是内存存储容量的增加更是最重要的关键。 现已发展出的沟槽型电容器，相对于传统的平板式晶体管来说，占半导体表面 的面积较小，可符合高度集成化的需求。
图1所示为一现有深沟槽式动态随才;u存储内存的平面图若干个椭圆形的
深沟槽电容器102交错排列，存储单元(深沟槽电容器102)被垂直方向延伸的字 符线106和水平方向延伸的位线控制(图中未给出位线，但标示出了位于位线下 方的主动区104)。在动态随机存储内存(DRAM)组件100集成度要求越来越高的 情况下，存储单元与晶体管的尺寸需要大幅缩小，才可能制造出存储容量更高、 处理速度更快的动态随机存储内存。为了增加集成度，存储单元的尺寸必须减 少以提高密度，同时，存储单元电容的电极板部分仍必须有足够的表面积以储 存充分的电荷。然而，随着存储单元尺寸的微缩，椭圆形的深沟槽电容器102 的深度若要进一步加深，便会在蚀刻制程中遇到困难。另外，尺寸微缩也会使 椭圓形的深沟槽电容器102的边缘长度减小，因此，椭圆形的深沟槽电容器102 无法提供足够的表面积，达到新时代内存组件的要求。
发明内容
本发明的目的在于，提供一种包括c字型图案电容器的内存组件及相关的
制造方法。
为了解决上述技术问题，本发明提供了一种内存组件，其包括一基底、一
在平行基底表面的方向上大体为c字型图案的电容器，以及一耦接电容器的字 符线。根据本发明的一个实施方式，电容器为深沟槽电容器；根据本发明的另 一个实施方式，电容器为堆栈电容器，C字型电容器除了外缘提供表面积作为电 容使用外，内缘同样可提供表面积，从而增加了电容器的电容量。
为了解决上述技术问题，本发明还提供了一种内存组件的制造方法，其至 少包括以下步骤提供一基底；于基底中或基底上方形成一电容器，其中，电 容器在平行基底表面的方向上大体为C字型图案；以及，于基底上形成一字符 线。
下面结合附图，详细说明本发明的具体实施方式
及其对应的技术效果，其
中
图1所示为现有深沟槽式动态随机存储内存的平面图。 图2所示为本发明内存组件一个实施方式的平面图。 图3所示为图2中的内存组件形成位线后的平面图。
图4A所示为进行至本发明一个实施方式制程步骤的内存组件的局部平面图。
图4B所示为沿着图4A中I-I，剖面线的剖面图。
图5A所示为进行至本发明一个实施方式制程步骤的内存组件的局部平面图。
图5B所示为沿着图5A中I-I，剖面线的剖面图。图6A所示为进行至本发明一个实施方式制程步骤的内存组件的局部平面图。
图6B所示为沿着图6A中I-I，剖面线的剖面图。
图7A所示为进行至本发明一个实施方式制程步骤的内存组件的局部平面图。
图7B所示为沿着图7A中I-I，剖面线的剖面图。
图8A所示为进行至本发明一个实施方式制程步骤的内存组件的局部平面图。
图8B所示为沿着图8A中I-I，剖面线的剖面图。
图8C所示为沿着图8A中n-ir剖面线的剖面图。
图9A所示为进行至本发明一个实施方式制程步骤的内存组件的局部平面图。
图9B所示为沿着图9A中I-I，剖面线的剖面图。
图9C所示为沿着图9A中n-n，剖面线的剖面图。
图10A所示为进行至本发明一个实施方式制程步骤的内存组件的局部平面图。
图IOB所示为沿着图10A中I-I，剖面线的剖面图。
图ioc所示为沿着图ioa中n-n，剖面线的剖面图。
图11A所示为进行至本发明一个实施方式制程步骤的内存组件的局部平面图。
图iiB所示为沿着图iiA中i-r剖面线的剖面图。 图iic所示为沿着图iia中n-n，剖面线的剖面图。
图12A所示为进行至本发明一个实施方式制程步骤的内存组件的局部平面图。
图12B所示为沿着图12A中I-I，剖面线的剖面图。图12c所示为沿着图12A中n-ir剖面线的剖面图。
图13A所示为进行至本发明一个实施方式制程步骤的内存组件的局部平面图。
图13B所示为沿着图13A中I-I，剖面线的剖面图。 图13C所示为沿着图13A中II-II，剖面线的剖面图。
图14A所示为进行至本发明一个实施方式制程步骤的内存组件的局部平面图。
图14B所示为沿着图14A中I-I，剖面线的剖面图。 图14C所示为沿着图14A中n-n，剖面线的剖面图。
图15A所示为进行至本发明一个实施方式制程步骤的内存组件的局部平面图。
图15B所示为沿着图15A中I-I，剖面线的剖面图。 图15C所示为沿着图15A中n-ir剖面线的剖面图。
图16A所示为进行至本发明一个实施方式制程步骤的内存组件的局部平面图。
图16B所示为沿着图16A中I-I，剖面线的剖面图。
图16C所示为沿着图16A中n-n，剖面线的剖面图。
图17所示为进行至本发明一个实施方式制程步骤的内存组件的局部平面图。
图18A 18D所示为沿着图17中III-in，剖面线的制程步骤。
图19A 19D所示为沿着图17中IV-IV，剖面线的制程步骤。
图20A所示为进行至本发明一个实施方式制程步骤的内存组件的局部平面图。
图20B所示为沿着图20A中I-I'剖面线的剖面图。 图20C所示为沿着图20A中II-n，剖面线的剖面图。图21A所示为进行至本发明一个实施方式制程步骤的内存组件的局部平面图。
图21B所示为沿着图21A中I-I，剖面线的剖面图。
图21C所示为沿着图21A中n-n，剖面线的剖面图。
图22A所示为进行至本发明一个实施方式制程步骤的内存组件的局部平面图。
图22B所示为沿着图22A中I-I，剖面线的剖面图。 图22C所示为沿着图22A中II-n，剖面线的剖面图。
图23A所示为进行至本发明一个实施方式制程步骤的内存组件的局部平面图。
图23B所示为沿着图23A中I-I，剖面线的剖面图。
图23C所示为沿着图23A中II-n，剖面线的剖面图。
图24A所示为本发明另一实施方式制程步骤的内存组件的局部平面图。
图24B所示为沿着图24A中I-I，剖面线的剖面图。
图25A所示为本发明另 一实施方式制程步骤的内存组件的局部平面图。
图25B所示为沿着图25A中I-I，剖面线的剖面图。
图26A所示为本发明另 一实施方式制程步骤的内存组件的局部平面图。
图26B所示为沿着图26A中I-I，剖面线的剖面图。
图27A所示为本发明另 一实施方式制程步骤的内存组件的局部平面图。
图27B所示为沿着图27A中I-I，剖面线的剖面图。
图28A所示为本发明另 一实施方式制程步骤的内存组件的局部平面图。
图28B所示为沿着图28A中I-I，剖面线的剖面图。
图29A所示为本发明另 一实施方式制程步骤的内存组件的局部平面图。
图29B所示为沿着图29A中I-I，剖面线的剖面图。
图30A所示为本发明另一实施方式制程步骤的内存组件的局部平面图。图30B所示为沿着图30A中I-I，剖面线的剖面图。
图31A所示为本发明另一实施方式制程步骤的内存组件的局部平面图。
图31B所示为沿着图31A中I-I，剖面线的剖面图。
图32A所示为本发明另 一实施方式制程步骤的内存组件的局部平面图。
图32B所示为沿着图32A中I-I，剖面线的剖面图。
100:内存组件；102:深沟槽电容器；
104:主动区；106:字符线；
200:内存组件；202:C字型深沟槽电容器;
204:主动区；206:字符线；
208:单一晶胞；210:单一晶胞主动区；
212:外缘；214:内缘；
216:中心部分；218:位线；
402:基底；404:垫层；
406:石圭^皮璃层；408:碳化层；
410:第一牺牲层；412:光阻图案；
414:柱状结构；416:多晶硅层；
418:环状间隙壁；420:倾斜角度布植；
422:掺杂部分；422a:C'字型间隙壁；
424:未掺杂部分；426:第二牺牲层；
428:C字型开口；430:C字型深沟槽；
432:掺杂区；434:电容器；
436:第一多晶硅层；438:第二多晶硅层；
440:领形介电层；441:缺口；
442:衬层；444:牺牲多晶硅层；
446:倾斜角度布植；448:掺杂部分；450:第一未掺杂部分；452:第二未掺杂部分；
454:内缘；455:外缘；
457:第三多晶硅层；458:第二区；
459:主动区；460:第一区；
461:C字型深沟槽电容器；462:埋藏带；
464:绝缘层；466:字符线；
468:470:金属层；
472:多晶硅层；474:闸才及介电层；
476:间隙壁层；478:内连线介电层；
480:位线；482:插塞；
484:源/漏才及区；502:基底；
504:内连线介电层；506:位线；
508:J立线4妄触；510:字符线；
512:漏才及区；514:源极区；
516:导电柱；518:垫层；
520 硅玻璃层；522:碳化层；
524:柱状结构；526:多晶娃层；
528:环状间隙壁；530:倾斜角度布植；
532:掺杂部分；534:未掺杂部分；
536:C字型间隙壁；538:第二牺牲层；
540:C字型开口；542:电容器；
544:C字型外缘；546:C字型内缘。
说明书第7/15页
具体实施例方式
图2所示为本发明一实施方式内存组件200的平面图，以下结合图2描述本实施方式内存组件200。本实施方式的一个主要特征是形成一 C字型深沟槽电 容器202，以增加电容器的电容量，如图2所示，于基底中设置若干个C字型深 沟槽电容器202,这些C字型深沟槽电容器202在平行基底表面的方向上大体上 呈现C字型图案。C字型深沟槽电容器202除了 C字型图案的外缘212提供表 面积，作为电容使用外，内缘214同样可提供表面积，从而增加了电容器的电 容量。相对于现有^t支术椭圆形或圆形深沟槽电容器，本实施方式C字型深沟槽 电容器202的表面积增加量大体为C字型图案的内缘214的两条直线段部分乘 以深沟槽深度。
若干个主动区204沿X方向延伸，若干个字符线206(闸极线)沿Y方向延伸， 且与主动区204交错。主动区204通过C字型图案的内缘214的中心部分216。 值得注意的是，虽然本实施方式在图2中显示的主动区204的宽度小于C字型 深沟槽电容器202的C字型图案的两翼间的距离d,，但本发明不限于此。根据 本发明的另一实施方式，主动区204的宽度可大于C字型深沟槽电容器202的 C字型图案的两翼间的距离山(未图示)。另外，配合C字型深沟槽电容器202 的设置，本实施方式可使单一晶胞主动区210邻近C字型深沟槽电容器202内 缘214的中心部分216,进而缩减主动区210的长度。请比较图l所实的现有内 存组件100和本实施方式图2所示的内存组件200，本实施方式单一晶胞主动区 210的长度L3约为现有内存组件100的单一晶胞主动区的长度L,的1/2。因此， 本实施方式可有效利用主动区204，以达到缩减单一晶胞208尺寸的目的。如图 所示，本实施方式将单一晶胞208大体上配置成正方形，而此正方形的单一晶 胞208有助于增加组件集成度。
另外，本实施方式的字符线206的宽度较现有内存组件100的字符线106 宽度宽，如图所示，本实施方式字符线206大体上覆盖该C字型图案的两翼。 单一晶胞208使用的字符线206的长度L4较现有内存组件100的单一晶胞字符
线L2的长度短。
15图3所示为图2中的内存组件200形成位线218后的平面图，位线218沿X 方向延伸，根据本实施方式晶胞的排列，可增加位线218的宽度。如图所示， 本实施方式的位线218大体上覆盖该C字型图案的两翼。本实施方式单一晶胞 208使用的位线218的长度L5较现有技术短，因而可提供较低的阻抗。
以下结合图4A至图23C,详细说明本发明一实施方式深沟槽电容器内存组 件的制造方法。
首先，请参照图4A和图4B，图4A为进行至本制程步骤的内存组件的局部 平面图，而图4B为沿着图4A中I-I，剖面线的剖面图，提供一基底402，依序于 基底402上形成一垫层404、 一硅玻璃层406、 一石友化层408、和一第一牺牲层 410。在本实施方式中，基底402可以为硅基底，垫层404可以为氮化硅层和氧 化珪层的堆栈层，硅玻璃层406可以为硼硅玻璃(BSG)或无掺杂硅玻璃(USG)， 第一牺牲层410可以为氮化硅层。接着，于第一牺牲层410上旋涂一光阻材料， 进行;徵影制程图形化光阻材料，形成一光阻图案412。接下来，请参照图5A和 图5B,图5A为进行至本制程步骤的内存组件的局部平面图，而图5B为沿着图 5A中I-I，剖面线的剖面图，以光阻图案412为罩幕，非等向性蚀刻第一牺牲层 410，形成一柱状结构414,本实施方式可调整制程参数，使此蚀刻制程停止于 碳化层408。请参照图6A和图6B，移除光阻图案412,以低压化学气相沉积法 (LPCVD)于柱状结构414和碳化层408上顺应性沉积一未掺杂的多晶硅层416。
后续，请参照图7A和图7B,非等向性蚀刻多晶硅层416,形成围绕柱状结 构414的环状间隙壁418。请参照图8A、图8B和图8C，其中图8A为进^f亍至 本制程步骤的内存组件的局部平面图，图8B为沿着图8A中I-I，剖面线的剖面 图，图8C为沿着图8A中II-n，剖面线的剖面图，进行一倾斜角度布植420制程， 于环状间隙壁418中掺杂二氟化硼(BF2)。如图所示，在进行倾斜角度布才直420 制程时，由于柱状结构414阻挡部分掺杂离子，部分环状间隙壁418没^皮掺杂， 而4吏环状间隙壁418形成一 C字型的掺杂部分422和一未掺杂部分424。请参照图9A、图9B和图9C，其中，图9A为进行至本制程步骤的内存组 件的局部平面图，用以辅助说明本实施方式，而图9B为沿着图9A中I-I，剖面 线的剖面图，图9C为沿着图9A中n-n，剖面线的剖面图，进行一以氨水为主蚀 刻剂的蚀刻制程。由于前步骤对多晶硅掺杂二氟化硼(BF2)的制程会降低其对于 氨水的蚀刻速率，因此，此蚀刻步骤可移除环状间隙壁418的未掺杂部分424， 而4呆留C字型的掺杂部分，而形成一C字型间隙壁422a。然后，4!^性沉积例 如一层氮化硅组成的第二牺牲层426,覆盖柱状结构414和C字型间隙壁422a。
请参照图IOA、图IOB和图10C,其中，图IOA为进行至本制程步骤的内 存组件的局部平面图，图10B为沿着图10A中I-I，剖面线的剖面图，图10C为 沿着图10A中II-II，剖面线的剖面图，进行一化学机械研磨法(CMP)或回蚀刻 (Etchback)制程，至暴露出C字型间隙壁422a。请参照图IIA、图IIB和图11C, 使用氨水以较长的蚀刻时间移除多晶硅组成的C字型间隙壁422a,于第二牺牲 层426中形成一 C字型开口 428，并以第二牺牲层426为罩幕，蚀刻碳化层408, 将C字型开口 428的图案转移至碳化层408。请参照图12A、图12B和图12C, 移除第二牺牲层426,以破化层408为罩幕，蚀刻硅玻璃层406和垫层404,将 C字型开口 428的图案转移至硅玻璃层406和垫层404。请参照图13A、图13B 和图13C,以碳化层408、 >法玻璃层406和垫层404作为硬式罩幕层，蚀刻基底 402，于基底402中形成C字型深沟槽430(蚀刻过程中，碳化层408可能会消耗 掉)。请参照图14A、图14B和图14C，移除硅玻璃层406，掺杂部分基底402, 形成一掺杂区432,作为后续形成电容器的第一导体，于C字型深沟槽430的下 半部侧壁上形成一电容器434,于C字型深沟槽430的下半部填入第一多晶硅层 436,作为电性连接电容器的第二导体。
请参照图15A、图15B和图15C，进行一低压化学气相沉积法(LPCVD)和 一回蚀刻制程，于C字型深沟槽430的上半部侧壁上形成氧化硅组成的一领形 介电层440，接着，以沉积和回蚀刻制程于C字型深沟槽430中形成一第二多晶石圭层438。请参照图16A、图16B和图16C,于C字型深沟槽430中与垫层404 上沉积一层氮化硅所组成的衬层442，接着，于衬层442上顺应性地沉积一牺牲 多晶硅层444。
以下结合图17、图18A至18D和图19A至19D描述本发明的重要步骤， 图17显示此步骤的局部平面图，图18A至18D揭示沿着图17中III-III，剖面线 的制程步骤，图19A至19D揭示沿着图17中IV-IV，剖面线的制程步骤。请参照 图17和图18A,进行倾斜角度布植446制程，本实施方式的倾斜角度布植446 制程为掺杂二氟化硼(BF2)，且以两个角度进行布植，如此，此倾斜角度布植446 制程可不掺杂到位于C字型深沟槽430中且邻接C字型开口 428内缘454中心 部分的部分牺牲多晶硅层(第一未掺杂部分450)，而对其它部位进行掺杂，形成 掺杂部分448。值得注意的是，多晶硅掺杂二氟化硼(BF2)会降低其对于氨水的 蚀刻速率，因此，如图18B所示，在进行一以氨水为主蚀刻剂的蚀刻制程时， 可移除牺牲多晶硅层444的第一未掺杂部分450，而保留摻杂部分448。后续， 请参照图18C，进行一例如浸泡磷酸的蚀刻制程，移除未被多晶硅覆盖的部分衬 层442,接着，进行一例如浸泡氢氟酸(HF)的蚀刻制程，移除未被多晶硅覆盖的 部分领形介电层440。请参照图18D，移除剩余的牺牲多晶硅层448和衬层442。 上述制程步骤的目的是打开邻近C字型开口 428内缘454中心部分的领型介电 层，形成一缺口441，而其它部分领型介电层440则未^皮打开。
请参照17图，值得注意的是，上述倾斜角度布植446制程可能不会掺杂到 邻近C字型开口 428外缘455和内缘454交接处的部分牺牲多晶硅层452，即使 如此，邻近此区域的部分领型介电层440也不会被上述蚀刻步骤打开，以下结 合图19A至19D详细描述其理由。请参照图17和图19A，由于邻近C字型开 口 428外缘455和内缘454交接处的部分开口较小，此部位形成的牺牲多晶硅 层452厚度较厚，虽然其在倾斜角度布植446制程中可能不会被掺杂到，而以 氨水进行蚀刻时，有较快的蚀刻速率，但由于此牺牲多晶硅层的第二未掺杂部分452厚度4支厚，因此，如图19B所示，在移除邻近C字型开口 428内*彖454 中心部分牺牲多晶硅层时，此第二未掺杂部分452仍不会完全被移除。如图19C 所示，在浸泡氢氟酸(HF)时，此部分的领型介电层440仍不会被打开，而在图 19D的移除牺牲多晶硅层444后，仍保留此部位的领型介电层440。
请参照图20A、图20B和图20C,进行一布植制程，于邻近C字型开口 428 内纟象454中心部分的部分基底402形成一埋藏带462的第一区460。以沉积和回 蚀刻的制程于C字型深沟槽430中的第二多晶硅层438上形成一第三多晶硅层 457。值得注意的是，第三多晶硅层457中的掺杂物会在热制程中扩^基底402 中，于邻近C字型开口 428内缘454中心部分的部分基底402形成埋藏带462 的第二区458。请参照图21A、图21B和图21C,进行黄光微影和蚀刻制程，定 义出一主动区459，后续进行一沉积和回蚀刻(或化学机械研磨)氧化硅，形成一 绝缘层464,覆盖主动区459外的区域。如此，大致上完成本实施方式的C字型 深沟槽电容器461。
请参照图22A、图22B和图22C,形成一与主动区459交^l晉的字符线466， 本实施方式的字符线466包括位于基底402平面之上的一闸极介电层474、 一多 晶硅层472、 一金属层470、 一盖层468和一间隙壁层476。本实施方式4吏字符 线466与部分C字型深沟槽电容器461重叠，以减少单位晶胞尺寸，增加集成 度。特别是本实施方式字符线覆盖C字型深沟槽电容器461的C字图案的两翼， 而暴露两翼间的中间部分。需要注意的是，本实施方式字符线466只经过邻近C 字型图案内缘454中心部分的埋藏带462与C字型深沟槽电容器461导通，而 将其余传导路径绝缘。另外，在本实施方式中，埋藏带462本身供作一源/漏极 区，且整个埋藏带462完全设置于字符线466下，如此可缩减本实施方式主动 区459的长度，将单一晶胞作成正方形，以增加组件集成度。
请参照图23A、图23B和图23C,于字符线466和基底402上形成一层氧 化硅所组成的内连线介电层478。接着，使内连线介电层478图形化，形成一开口(未图示)，于开口中填入导电材料，作为一插塞482。由于字符线466的盖层 468和间隙壁层476已提供和外部单元良好的绝缘，本实施方式可增加插塞482 的尺寸，如图所示，本实施方式的插塞482与部分字符线466重叠，而与另一 源/漏极区484连接。随后，形成一与字符线466交错的位线480,连接插塞482。 本发明形成C字型电容器的技术除了应用于深沟槽电容器外，还可以应用 于堆栈电容器。以下结合图24A至图32B，详细说明本发明另一实施方式堆栈 电容器内存组件的制造方法。首先，请参照图24A和图24B,图24A为进行至 本制程步骤的内存组件的局部平面图，而图24B为沿着图24A中I-I，剖面线的 剖面图。提供一基底502,于基底502上形成一字符线510(闸极线)，并于基底 502中形成一源4及区514和一漏才及区512。于字符线510和基底502上形成一内 连线介电层504,并于内连线介电层504中形成一位线506及一连接位线506和 漏极区512的位线接触508。以微影和蚀刻制程图形化内连线介电层504,形成 一开口(未图示)，接着于开口中填入例如鴒导电材料，形成与源极区514连接的 导电柱516。接下来的步骤采用的技术和上述图5A至图12B的实施方式方法相 类似。
请参照图25A和图25B，于内连线介电层504和导电柱516上依次形成一 垫层518、 一硅玻璃层520、 一碳化层522和一第一牺牲层(未图示)。在本实施 方式中，垫层518可以为氮化硅层和氧化硅层的堆栈层，硅玻璃层520可以为 硼硅玻璃(BSG)或无掺杂硅玻璃(USG),第一牺牲层可以为氮化硅层。接着，图 形化第一牺牲层，形成一柱状结构524,并于柱状结构524和碳化层522上沉积 一未掺杂的多晶硅层526。
后续，请参照图26A和图26B,非等向性蚀刻多晶硅层526，形成围绕柱状 结构524的环状间隙壁528。请参照图27A和图27B，进行一倾斜角度布植530 制程，于环状间隙壁528中掺杂二氟化硼(BF2),如图所示，在进行倾^F角度布 植530制程时，由于柱状结构524阻挡部分掺杂离子，部分环状间隙壁未被掺杂，而使环状间隙壁528形成一 C字型的掺杂部分532和一未掺杂部分534。
请参照图28A和图28B,进行一以氨水为主蚀刻剂的蚀刻制程。由于前步 骤对多晶硅掺杂二氟化硼(BF2)的制程会降低其对于氨水的蚀刻速率，因此，此 蚀刻步骤可移除环状间隙壁528的未掺杂部分534,而保留C字型的掺杂部分 532，而形成一C字型间隙壁536。后续，趕^隻性沉积例如一层氮化硅组成的第 二牺牲层538, ^隻盖柱状结构524和C字型间隙壁536。
请参照图29A和图29B，进行一化学机械研磨法(CMP)或回蚀刻(Etch back) 制程，至暴露出C字型间隙壁536。请参照图30A和图30B，使用氨水以较长 的蚀刻时间移除多晶硅组成的C字型间隙壁536，于第二牺牲层538中形成一 C 字型开口 540,并以第二牺牲层538为罩幕，蚀刻该石友化层522，将C字型开口 540的图案转移至碳化层522。请参照图31A和图31B，移除第二牺牲层538， 以碳化层522为罩幕，蚀刻硅玻璃层520和垫层518，将C字型开口 540的图案 转移至硅玻璃层520和垫层518。请参照图32A和图32B，于C字型开口 540 中顺应性地沉积一电容器542， C字型电容器不限定位置，但电容器部分底层需 与导电柱516相连。
本实施方式形成的堆栈电容器，于平行基底502平面为C字型，此C字型 电容器除了于C字型外缘544可提供表面积外，还可于C字型内缘546提供表 面积供电容使用，因此可提供足够的表面积，达到内存组件的新要求。
字型电容器除了外缘提供表面积，作为电容使用外，内缘同样可提供表面积， 从而增加了电容器的电容量；第二、本发明实施方式内存组件的制造方法可不 需用到更高分辨率的黄光微影机台，具有控制黄光制程制造成本的优点。
以上提供的实施方式仅仅是用以描述本发明不同的技术特征，但根据本发 明的概念，其可包括或运用于更广泛的技术范围。需注意的是，实施方式仅用 以揭示本发明制程、装置、组成、制造和使用的特定方法，并不用以限定本发明，任何本领域的普通技术人员，在不脱离本发明的精神和范围内，可对本发 明进行适当的变更和修饰。因此，本发明的保护范围，应当以权利要求界定的 范围为准。
权利要求
1、一种内存组件，其包括一基底、一在平行基底的表面的方向上大体为C字型图案的电容器，以及一耦接所述电容器的字符线。
2、 根据权利要求1所述的内存组件，其特征在于所述电容器为 深沟槽电容器。
3、 根据权利要求2所述的内存组件，其特征在于所述基底包括 一主动区，主动区通过C字型图案内乡彖的中心部分。
4、 根据权利要求3所述的内存组件，其特征在于所述字符线与 所述主动区呈交错排列。
5、 根据权利要求3所述的内存组件，其特征在于所述内存组件 进一步包括一与所述字符线交错的位线。
6、 根据权利要求1所述的内存组件，其特征在于所述电容器仅 通过一位于所述基底中的埋藏带与所述字符线电性导通，埋藏带邻近 所述C字型图案内缘的中心部分，且整个埋藏带完全设置于所述字符 线下。
7、 根据权利要求6所述的内存组件，其特征在于所述埋藏带自 身供作所述字符线的一源/漏极区，且所述内存组件还包括一插塞，插 塞电性连接所述位线和所述字符线的另 一源/漏极区。
8、 根据权利要求7所述的内存组件，其特征在于所述插塞和部 分所述字符线重叠。
9、 根据权利要求l所述的内存组件，其特征在于所述内存组件 的单一晶胞为正方形。
10、 根据权利要求1所述的内存组件，其特征在于所述电容器 为堆栈电容器。
11、 根据权利要求IO所述的内存组件，其特征在于所述堆栈电 容器通过一导电柱耦接所述字符线。
12、 根据权利要求ll所述的内存组件，其特征在于所述导电柱 形成于一内连线介电层中， 一包括C字型开口的堆栈层位于所述内连 线介电层上，且所述C字型开口中顺应性地填入一电容介电层，作为 所述堆栈电容器。
13、 根据权利要求10所述的内存组件，其特征在于所述内存组 件进一步包括一位线，设置于所述堆栈电容器下方，与所述字符线交 错排列。
14、 一种内存组件的制造方法，其包括 提供一基底；于基底中或基底上方形成一电容器，其中，电容器在平行基底表面的方向上大体为C字型图案；以及 于基底上形成一字符线。
15、 根据权利要求14所述的内存组件的制造方法，其特征在于 所述电容器为一 C字型深沟槽电容器，且形成C字型深沟槽电容器的 方法包4舌图形化所述基底，形成一C字型深沟槽；以及 根据所述C字型深沟槽制作出所述C字型深沟槽电容器。
16、 根据权利要求15所述的内存组件的制造方法，其特征在于 所述图形化基底，形成所述C字型深沟槽的步骤包括于所述基底上形成一硬式罩幕层； 于所述硬式罩幕层上形成一柱状结构； 形成一包围所述柱状结构的环状间隙壁，； 选择性蚀刻部分所述环状间隙壁，形成一 C字型间隙壁； 沉积一牺牲层，所述牺牲层覆盖于所述C字型间隙壁、所述柱状结构和所述硬式罩幕层；研磨所述牺牲层，直到暴露所述C字型间隙壁；移除所述C字型间隙壁，于所述牺牲层中形成一 C字型开口 ；以所述牺牲层为罩幕，蚀刻所述硬式罩幕层，将所述C字型开口的图案转移至所述硬式罩幕层；以及以所述硬式罩幕层为罩幕蚀刻所述基底，形成所述C字型深沟槽。
17、 根据权利要求16所述的内存组件的制造方法，其特征在于 所述环状间隙壁为多晶硅组成，且选才奪性蚀刻部分所述环状间隙壁，形成所述C字型间隙壁的步骤包括进行一倾斜角度布植，掺杂部分所述环状间隙壁；以及进行 一 以氨水为主蚀刻剂的蚀刻制程，移除未掺杂的部分环状间隙壁，所述剩余的环状间隙壁的掺杂部分构成所述C字型间隙壁。
18、 根据权利要求15所述的内存组件的制造方法，其特征在于 所述根据所述C字型深沟槽制作出C字型深沟槽电容器的步骤包括于C字型深沟槽的下半部形成一电容器，电容器包括一位于C字型深沟槽的第一多晶硅层；形成一领型介电层覆盖C字型深沟槽的上半部侧壁；于C字型深沟槽中的电容器上形成一第二多晶硅层；以及选择性打开领型介电层邻近C字型深沟槽的C字型图案内缘的中心部分。
19、 根据权利要求18所述的内存组件的制造方法，其特征在于 所述选择性打开领型介电层邻近C字型深沟槽的C字型图案内缘的中 心部分的步骤包括于C字型深沟槽中顺应性沉积一牺牲多晶硅层；进行一倾斜角度布植制程，大体上掺杂除了 C字型图案内缘的中 心部分以外的部分所述牺牲多晶硅层；进行 一 选择性蚀刻制程，其中选择性蚀刻制程对于未掺杂的部分 牺牲多晶硅层的蚀刻率，较掺杂部分牺牲多晶硅层的蚀刻率快；以及以选择性蚀刻制程蚀刻后的牺牲多晶硅层为罩幕，蚀刻领型介电层。
20、 才艮据权利要求19所述的内存组件的制造方法，其特征在于 所述倾斜角度布植制程的掺杂物为二氟化硼(B F 2),所述选择性蚀刻制 程采用氨水为主蚀刻剂。
21、 根据权利要求18所述的内存组件的制造方法，其特征在于 所述制造方法进一步包括进行至少一次掺杂制程，于邻近所述C字型 深沟槽的C字型图案内缘的中心部分的部分基底，形成一埋藏带。
22、 根据权利要求21所述的内存组件的制造方法，其特征在于 所述制造方法进一步包括于所述C字型深沟槽中的第二多晶硅层上形成 一 第三晶硅层；及 于所述C字型深沟槽的第三晶硅层上形成一绝缘层。
23、 根据权利要求22所述的内存组件的制造方法，其特征在于 所述制造方法进一步包括于所述绝缘层、所述基底和所述埋藏带上形 成一字符线，且字符线完全覆盖所述埋藏带。
24、 才艮据权利要求14所述的内存组件的制造方法，其特征在于 所述电容器为一 C字型堆栈电容器，且形成C字型堆栈电容器的步骤 在形成所述字符线后进行。
25、 才艮据权利要求24所述的内存组件的制造方法，其特4正在于 所述形成C字型堆栈电容器的步骤包括于所述字符线上方形成一堆栈层； 图形化堆栈层，形成一C字型开口；以及于C字型开口中形成一电容器。
26、 根据权利要求25所述的内存组件的制造方法，其特征在于 所述图形化堆栈层，形成一 C字型开口的步骤包括于所述堆栈层上形成一柱状结构； 形成一包围柱状结构的环状间隙壁； 选择性蚀刻部分环状间隙壁，形成一 C字型间隙壁； 沉积一牺牲层，覆盖C字型间隙壁、柱状结构和硬式罩幕层； 研磨牺牲层，直到暴露C字型间隙壁；以及 移除C字型间隙壁，于牺牲层中形成C字型开口。
27、 根据权利要求26所述的内存组件的制造方法，其特征在于 所述环状间隙壁为多晶硅组成，且选择性蚀刻部分所述环状间隙壁， 形成C字型间隙壁的步骤包括进行一倾斜角度布植，掺杂部分环状间隙壁；以及 进行 一 以氨水为主蚀刻剂的蚀刻制程，移除未掺杂的部分环状间 隙壁，剩余的环状间隙壁的掺杂部分构成C字型间隙壁。
28、 根据权利要求27所述的内存组件的制造方法，其特征在于 所述倾斜角度布植的摻杂物为二氟化硼(BF2)。
全文摘要
本发明涉及一种内存组件，其包括一基底、一在平行基底表面的剖面上大体为C字型图案的电容器，以及一耦接电容器的字符线。根据本发明的一个实施方式，电容器为深沟槽电容器；根据本发明的另一个实施方式，电容器为堆栈电容器，C字型电容器除了外缘提供表面积作为电容使用外，内缘同样可提供表面积，从而增加了电容器的电容量。
文档编号H01L21/8242GK101587897SQ200810100600
公开日2009年11月25日 申请日期2008年5月19日 优先权日2008年5月19日
发明者周厚宏 申请人:华亚科技股份有限公司